• 한국통신학회논문지
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• 제39B권2호
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• pp.123-132
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• 2014

본 논문에서는 CAN(Controller Area Network)의 시간동기를 위한 IEEE1588 알고리즘의 구현에 관한 연구결과를 제시한다. 시간동기는 네트워크 기반 임베디드 시스템의 안정성, 효율, 신뢰성 개선 측면에서 매우 중요하다. 최근 전용 칩을 이용하는 IEEE1588 표준이 Ethernet 기반 임베디드 시스템의 시간동기에 폭넓게 적용되고 있다. IEEE1588과 같은 표준화된 시간동기 기법은 기존의 'in-house' 시간동기 기법에 비해 많은 장점들을 제공하지만, CAN을 위한 IEEE1588 전용 칩은 현재까지 상용화된 제품을 찾아보기 어렵다. 본 논문에서는 전용 칩을 사용하지 않고 소프트웨어와 CAN 메시지만을 이용하여 IEEE1588 알고리즘을 구현한다. 제안된 방법의 효용성을 확인하기 위해 간단한 모델을 이용하여 추정한 동기정밀도와 실험용 네트워크를 통해 측정한 동기정밀도를 비교분석 한다.

• 한국통신학회논문지
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• 제34권7C호
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• pp.640-648
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• 2009

합산수열 발생기는 간단한 하드웨어 또는 소프트웨어로 구현될 수 있고, 주기와 선형복잡도가 높은 특정이 있어 유비쿼터스 시대의 이동환경 보안장치에 적합하다. 하지만 Dawson의 각개공격과 Golic의 상관성공격 및 Meier의 고속 상관성공격에 의해 취약성이 노출되었다. 본 논문에서는 CCC-NSG를 제안한다. CCC-NSG에서는 합산수열 발생기 형태의 $E_0 $알고리즘을 개선하여 선형 LFSR 중 일부를 비션형 NFSR로 교체하였고, 클럭을 랜덤화해서 순환 클럭 조절함으로서 출력되는 키 수열의 안전성 ($2^{128}$보안 레벨)을 높였다. 또한, 제안 알고리즘에 대한 안전성 분석 및 성능을 분석하였다.

• 한국정보과학회논문지:시스템및이론
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• 제26권10호
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• pp.1264-1274
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• 1999

본 논문에서는 분산된 클록들을 주기적으로 동기화 시키는 분산 실시간 시스템에서 시간적 제약을 만족시키기 위한 정적/동적 시간 제약(timing constraint) 변환 기법을 제안한다. 전형적인 이산클록동기화(discrete clock synchronization) 알고리즘은 클록의 값을 순간적으로 조정하여 클록의 시간이 불연속적으로 진행한다. 이러한 시간상의 불연속성은 시간적 이벤트를 잃어버리거나 다시 발생시키는 오류를 범하게 한다.클록 시간의 불연속성을 피하기 위해 일반적으로 연속클록동기화(continuous clock synchronization) 기법이 제안되고 있지만 소프트웨어적으로 구현되면 많은 오버헤드를 유발시키는 문제점이 있다. 본 논문에서는 시간적 제약을 동적으로 변환시키는 DCT (Dynamic Constraint Transformation) 기법을 제안하였으며, 이를 통해 기존의 이산클록동기화 알고리즘을 수정하지 않고서도 클록 시간의 불연속성에 의한 문제점들을 해결할 수 있도록 하였다. 아울러 DCT에 의해 이산클록동기화 하에서 생성된 태스크 스케쥴이 연속클록동기화에 의해 생성된 스케쥴과 동일함을 증명하여 DCT의 동작이 이론적으로 정확함을 증명하였다.또한 분산 실시간 시스템에서 지역 클록(local clock)이 기준 클록과 완벽하게 일치하지 않아서 발생하는 스케쥴링상의 문제점을 다루었다. 이를 위해 먼저 두 가지의 스케쥴링 가능성, 지역적 스케쥴링 가능성(local schedulability)과 전역적 스케쥴링 가능성(global schedulability)을 정의하고, 이를 위해 시간적 제약을 정적으로 변환시키는 SCT (Static Constraint Transformation) 기법을 제안하였다. SCT를 통해 지역적으로 스케쥴링 가능한 태스크는 전역적으로 스케쥴링이 가능하므로, 단지 지역적 스케쥴링 가능성만을 검사하면 스케쥴링 문제를 해결할 수 있도록 하였고 이를 수학적으로 증명하였다.Abstract In this paper, we present static and dynamic constraint transformation techniques for ensuring timing requirements in a distributed real-time system possessing periodically synchronized distributed local clocks. Traditional discrete clock synchronization algorithms that adjust local clocks instantaneously yield time discontinuities. Such time discontinuities lead to the loss or the gain of events, thus raising serious run-time faults.While continuous clock synchronization is generally suggested to avoid the time discontinuity problem, it incurs too much run-time overhead to be implemented in software. We propose a dynamic constraint transformation (DCT) technique which can solve the problem without modifying discrete clock synchronization algorithms. We formally prove the correctness of the DCT by showing that the DCT with discrete clock synchronization generates the same task schedule as the continuous clock synchronization.We also investigate schedulability problems that arise when imperfect local clocks are used in distributed real-time systems. We first define two notions of schedulability, global schedulability and local schedulability, and then present a static constraint transformation (SCT) technique. The SCT ensures that it is sufficient to check the schedulability of a task locally in a node with a local clock, since the global schedulability of the task is derived from its local schedulability through SCT. We formally prove the correctness of SCT.

• 한국정보통신학회논문지
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• 제26권10호
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• pp.1537-1544
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• 2022

application specific integrated circuit (ASIC) 및 system on chip (SoC) 설계 시 디지털 회로는 클럭에 동기화되어 작동한다. 칩 설계 시, place & route (P&R)에서 설계 조건과 타이밍 조건, 클럭의 동기화 여부 등을 고려한다. P&R에서 클럭 경로에 대한 delay를 줄이기 위해, clock tree synthesis (CTS) 기법을 이용한다. 본 논문에서는 사전 클럭트리 합성 가능 여부 판단을 위한 shallow-CTS 알고리즘을 소개한다. 오픈 소스 Parser-Verilog를 사용하여 register transfer level (RTL) 합성가능한 Verilog를 파싱하여, Pre-CTS와 Post-CTS 단계를 진행하고, 가장 긴 clock path와 버퍼 삽입 전후의 표준편차를 비교하여 CTS의 정확도에 대해 분석한다. 본 논문에서 시간 투입이 많이 되는 licensed EDA tool을 사용하여 CTS 결과를 확인하지 않고, RTL 수준에서 사전 클럭 트리 합성 검증 방법을 제공하여 비용 및 시간문제를 감소할 수 있을 것으로 기대된다.

• 한국전자통신학회논문지
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• 제10권2호
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• pp.165-176
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• 2015

시간 동기화 프로토콜은 통신의 성능을 결정할 수 있는 중대한 요인 중 하나이며, 최근 네트워크의 빠른 발전으로 인하여 더욱 탄탄한 시간 동기화 알고리즘이 요구되고 있다. IEEE 1588은 탄탄한 시간 동기화 알고리즘을 위한 가능한 방법 중 하나이지만, 아직 PDV 값의 감소 및 안정화를 위한 고려되어야 할 몇 가지 문제점이 남아있다. 본 논문에서는 PTP 메시지 전송의 수정, PTP 메소드 최적화, 필터링 기술, 응용계층의 타임스템프를 대신하는 H/W 타임스템프 활용 등 IEEE 1588의 성능을 개선할 몇 가지 방법을 조사하여 각 기법의 특징을 분석하였다. 본 논문에서 소개된 성능의 개선에도 불구하고 네트워크 통신에서 시간 동기화 알고리즘은 아직 개선해야 할 많은 문제점을 가지고 있다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1102-1106
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• 2004

통신장비 내에 들어 있는 클럭들에서 발생되는 위상시간에러의 성분 중에 플리커 잡음이 큰 비중을 차지한다. 본 논문에서는 먼저 주파수 안정도에 대찬 측정표준을 설명한다. 그리고 백색잡음으로부터 플리커 잡음을 컴퓨터로 생성시키는 알고리즘을 소개하고 분석한다. 특히 알고리즘의 파라미터 중에서 단수 및 시정수비와 잡음 생성 대역폭의 관계를 규명한다. 이러한 관계를 이용하여 컴퓨터로 위상시간 에러를 생성한다.

• 전기전자학회논문지
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• 제17권2호
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• pp.202-207
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• 2013

본 논문은 기존의 FAST와 BRIEF 알고리즘을 Zynq-7000 Soc Platform에서 하드웨어로 구현했다. 대표적으로 SIFT 나 SURF 알고리즘을 사용하여 특징점 기반 하드웨어 가속기로 구현 하지만, 하드웨어 비용과 내부 메모리가 많이 필요하다. 제안하는 FAST & BRIEF 가속기는 기존의 SIFT 나 SURF 가속기 보다 내부 메모리 사용량을 약 57%, 하드웨어 비용을 약 70% 정도 감소하고, 수행 시간은 Clock 당 0.17 Pixel를 처리한다.

• 한국멀티미디어학회논문지
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• 제10권3호
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• pp.348-357
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• 2007

제한된 전원으로 동작해야 하는 센서 노드의 수명 연장을 위하여, 에너지 효율적인 센서 노드의 동작에 대한 많은 연구가 진행되었다. 그들 중에는 주기적으로 무선 송수신 모듈을 활성화 / 비활성화 하면서 정보전달을 위하여 인접 노드가 깨어나는 시점에 대한 정보를 필요로 하는 기법들이 존재한다. 클락 동기는 이러한 기법들에서 무선 송수신 모듈의 활성화 / 비활성화 스케줄링을 위하여 필수적인 요소이다. 본 논문에서는 센서 망에서 전역 클락 동기를 위하여 제안된 비동기 평균 알고리즘을 기반으로 주기적인 무신 송수신 모듈 활성화 / 비활성화 기법에서의 클락 동기 방법을 제안한다. 구체적으로 본 논문은 (1) 초기 자율적인 망 구성 시점에 필요한 신속한 클락 동기 방법과 (2) 에너지 소모를 최소화한 주기적인 클락 동기 방법 및 (3) 두 가지 동기 방법들 간의 전환 시점 판단 방법을 제안한다. 시뮬레이션을 통하여 제안한 방법의 클락 오차 범위와 교환되는 메시지 수를 분석한다.

• 한국정보통신학회논문지
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• 제19권5호
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• pp.1104-1109
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• 2015

디지털 콘텐츠의 급속한 발전으로 미래의 요구에 부합할 수 있는 고속의 보안 암호 알고리즘 설계는 중요하다. 본 논문에서는 기존의 수열 발생기 보다 더 높은 처리율을 갖는 자체 수축형 LM-128 합산 수열 발생기를 제안한다. 임계 클럭 조절형 LM-128의 설계하고 구현하여 더 낮은 클럭 사이클을 가져서 더 높은 키 수열 발생 속도를 증명한다. 제안된 임계 클럭 조절형 발생기는 128비트 비밀 키와 초기 벡터를 갖는 내부 상태 256비트로 구성되어진다. 128-비트의 보안 수준의 암호는 고화질 및 고품질의 디지털 콘텐츠 보안에 적합하다.

• 전자공학회논문지CI
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• 제44권6호
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• pp.51-61
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• 2007

본 논문에서는 RFID 시스템에 사용되는 무선 환경 표준 프로토콜 중 UHF 대역 프로토콜인 ISO 18000-6군의 타입들과 EPCglobal의 클래스들에 대한 충돌방지 알고리즘을 구현하였다. 또한 표준 프로토콜의 성능을 개선한 충돌방지 알고리즘을 제안하고, 링크타이밍의 클록 주기를 2세대 클래스-1 주기인 $12.5{\mu}s$로 동일하게 한 상태에서 그 성능을 비교하였다. 그 결과, 500개의 태그가 리더인식영역 내에 동시에 존재할 때 표준 프로토콜에 대한 태그인식 성능은 1세대 클래스-1, Type B, Type A, 클래스-0, 2세대 클래스-1의 차례로 좋아지고, 개선된 프로토콜에 대한 태그인식 성능은 Type B, Type A, 1세대 클래스-1, 클래스-0, 2세대 클래스-1의 순서로 좋아진다. 그러므로 프로토콜로 규정된 클록 주기와 리더와 태그 간의 링크타이밍에 따라 태그 인식성능이 현저히 달라짐을 알 수 있다.