• 정보보호학회논문지
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• 제19권1호
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• pp.13-24
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• 2009

CLEFIA는 SONY사에서 제안한 128-비트 블록 암호이다. 그리고 ARIA는 국내 표준으로 선정된 128-비트 블록 암호이다. 본 논문에서는 다중 불능 차분 공격을 소개하고, [7]에서 제시한 9-라운드 불능 차분을 이용하여 다중 불능 차분 공격을 CLEFIA에 적용한다. 또한 [11]에서 제시한 4-라운드 불능 차분을 이용하여 다중 불능 차분 공격을 ARIA에 적용한다. 본 논문의 CLEFIA 및 ARIA에 대한 다중 불능 차분 공격은 지금까지 제안된 불능 차분 공격보다 더 좋은 결과를 보여준다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.351-358
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• 2016

경량 블록 암호 알고리즘 CLEFIA의 효율적인 하드웨어 설계에 대하여 기술한다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키 길이를 지원하며, 변형된 GFN(Generalized Feistel Network) 구조를 기반으로 8-비트 데이터 패스로 구현되었다. 라운드키 생성을 위한 중간키 계산용 GFN과 암호 복호 라운드 변환용 GFN을 단일 데이터 프로세싱 블록으로 구현하여 하드웨어 복잡도를 최소화하였다. 본 논문의 GFN 블록은 라운드 변환과 128-비트의 중간 라운드키 계산을 위한 4-브랜치 GFN과 256-비트의 중간 라운드키 계산을 위한 8-브랜치 GFN으로 재구성되어 동작하도록 설계되었다. Verilog HDL로 설계된 CLEFIA 보안 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 최대 112 MHz 클록으로 동작 가능하며, 마스터키 길이에 따라 81.5 ~ 60 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.404-406
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• 2015

128-비트 마스터키를 지원하는 블록암호 CLEFIA-128의 저면적 하드웨어 구현에 대해 기술한다. 라운드 키 생성을 위한 중간값 계산과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA-128 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 823 slices로 구현되었으며, 최대 145 Mhz 클록으로 동작하여 105 Mbps의 성능을 갖는 것으로 예측되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.409-411
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• 2015

본 논문은 128/192/256-비트의 마스터키 길이를 지원하는 경량 블록 암호 알고리즘 CLEFIA-128/192/256의 FPGA 설계에 대하여 기술한다. 라운드키 생성을 위한 중간키 생성과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA 크립토 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 1,563개의 LUT FilpFlop pairs로 구현되었으며, 최대 112 Mhz 81.5/69/60 Mbps의 성능을 갖는 것으로 예측되었다.

• 한국항행학회논문지
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• 제23권2호
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• pp.207-213
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• 2019

최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다. 본 프로세서는 Verilog HDL (hardware description language)로 기술되었고65nm CMOS 공정을 통해 논리 합성하여 11,080개의 논리 게이트로 구현 가능함을 확인하였다. 결과적으로 각 알고리즘 개별 구현 대비 gate 수 총계에서 약42%의 이점을 보인다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제8권5호
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• pp.437-445
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• 2018

기기는 큰 고장보다는 사소한 고장이 많이 생기지만 작은 고장에도 출장 기사를 부르는 것과 같은 정비 서비스를 이용하기 때문에 인력과 비용이 낭비되는 경우가 많다. 그래서 사물인터넷을 이용한 원격 제어 및 모니터링 서비스를 사용한다면 이러한 인력과 비용의 소모를 최소한으로할 수 있다. 그러나 원격 제어 및 모니터링 서비스에는 개인정보와 같은 유출 되면 위험한 정보를 사용하므로 보안이 중요하다. 하지만 사물인터넷 기반 모니터링 서비스 기기는 종류가 다양하고 특성상 최소한의 성능을 가지고 있는 경우가 많아 기본적으로 높은 수준의 보안을 기대하기 힘들다. 따라서 본 논문에서는 사물인터넷 기반의 원격 제어 및 모니터링 서비스를 유형에 따라 네 가지로 분류하고, 유형별로 암호화 요구사항을 도출하였다. 그리고 사물인터넷에 사용해도 높은 성능을 기대할 수 있는 경량 암호화 알고리즘들을 비교·분석하여 장비관리형은 LED, 환경관리형은 DESLX, 환경관리형은 CLEFIA, 휴대관리형은 LEA가 유형별 최적의 경량 암호화 알고리즘임을 도출하였다.