• 대한의용생체공학회:의공학회지
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• 제19권5호
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• pp.477-486
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• 1998

본 연구에서는 요분석용 스트립을 이용하여 요의 상태를 정량적·정성적으로 측정할 수 있는 요분석시스템을 구현하였다. 요분석시스템의 분석 알고리듬은 온도 변화, 전원 노이즈 통의 외란에 강인한 특성을 나타내기 위하여 퍼지 논리를 적용하였다. 강인하고 안정적인 요분석시스템을 설계하기 위하여 스트립 9가지 패드의 분강학적 특성을 검토하였다. 요분석시스템 하트웨어와 소프트웨어로 구성되었다. 요분석시스템의 하드웨어는 단일칩 마이크로프로세서를 사용하였고, 주변장치들로는 광하부, 트레이 제어, 전치증폭부, PC와의 통신, 열전사 프린터 및 동작 상태 표시기로 구성하였다. 요분석시스템의 소프트웨어는 시스템 프로그램과 분류 프로그램으로 구성하였다. 시스템 프로그램은 시스템 제어와 데이터 취득 및 분석을 수행하도록 하였다. 분규 프로그램은 퍼지추론부와 멤버쉽함수 발생기로 구성되었다 멤버쉽함수 발생기는 정도관리의 통계학적 방법을 이용하여 삼각형 멤버쉽함수를 생성하였다. 측정된 데이터는 PC로 전송되고, 전송된 데이터는 C++로 작성된 데이터 관리 및 취득 프로그램에 의해 저장된다. 요분석시스템의 정확도와 퍼지분류기의 안정성은 표준시료를 이용하여 평가하였다. 실험결과는 검사항목과 만족한 일치를 보였다.

• 한국환경농학회지
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• 제22권4호
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• pp.261-265
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• 2003

감자의 가공품질에 영향을 미치는 토양 및 기상조건을 구명하기 위하여 국내 주요 감자재배 지역 7곳에 1994년부터 1995년까지 2년에 걸쳐 각 지역별 $2{\sim}3$개 농가에서 감자를 재배하였으며, 각 재배포장의 토양시료 채취 및 괴경을 수확하였다. 지역별 감자 괴경의 가공품질 차이의 원인을 구명키 위하여 토양분석과 수확일 기준으로 수확전 $70{\sim}10$일 사이의 기상조건을 10일 간격으로 조사하였으며, 수확된 괴경의 가공품질과 이들 요인과의 상관계수를 계산하였다. 시험결과, 감자의 가공품질은 토양의 화학적 특성 중에서 토양내 유기물 함량과 높은 상관계수를 보였다. 또한 기상조건과 관련하여 수확전 $30{\sim}10$일 사이의 최저온도가 낮으며, 일조시간이 많을 수록 감자의 가공품질이 향상되었다. 또한 이들 상관관계가 높은 요인들을 대상으로 가공품질 요인에 대한 다중회귀식을 구한 결과 괴경건물율과 칩색도는 비교적 높은 결정계수를 보여주었다. 따라서 우리나라에서 고품질의 가공원료 생산을 위한 적지 선정에 있어 토양중의 유기물 함량과 그 지역의 최저온도 및 일조시간 등이 고려되어야 할 것으로 생각된다.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.7-15
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• 2012

최근 모바일 기기에 적용되는 반도체 패키지는 초소형, 초박형 및 다기능을 요구하고 있기 때문에 다양한 실리콘 칩들이 다층으로 수직 적층된 패키지의 개발이 필요하다. 패키지 및 실리콘 칩의 두께가 계속 얇아지면서 휨 현상, 크랙 및 여러 다른 형태의 파괴가 발생될 가능성이 많다. 이러한 문제는 패키지 재료들의 열팽창계수의 차 및 패키지의 구조적인 설계로 인하여 발생된다. 본 연구에서는 4층으로 적층된 FBGA 패키지의 휨 현상 및 응력을 수치해석을 통하여 상온과 리플로우 온도 조건에서 각각 분석하였다. 상온에서 가장 적은 휨을 보여준 경우가 리플로우 공정 조건에서는 오히려 가장 큰 휨을 보여 주고 있다. 본 연구의 물성 조건에서 패키지의 휨에 가장 큰 영향을 미치는 인자는 EMC의 열팽창계수, EMC의 탄성계수, 다이의 두께, PCB의 열팽창계수 순이었다. 휨을 최소화하기 위하여 패키지 재료들의 물성들을 RMS 기법으로 최적화한 결과 패키지의 휨을 약 $28{\mu}m$ 감소시킬 수 있었다. 다이의 두께가 얇아지게 되면 다이의 최대 응력은 증가한다. 특히 최상부에 위치한 다이의 끝 부분에서 응력이 급격히 증가하기 시작한다. 이러한 응력의 급격한 변화 및 응력 집중은 실리콘 다이의 파괴를 유발시킬 가능성이 많다. 따라서 다이의 두께가 얇아질수록 적절한 재료의 선택 및 구조 설계가 중요함을 알 수 있다.

• 한국정보통신학회논문지
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• 제15권5호
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• pp.1125-1134
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• 2011

본 논문에서는 DTV 응용을 위한 광대역 주파수 합성기 회로를 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 설계한 주파수 합성기는 DTV의 모든 주파수 대역을(48MHz~1675MHz) 만족한다. 하나의 VCO만을 사용하여 광대역을 만족시킬 수 있는 구조를 제안하였으며, 고주파 대역과 저주파 대역에서의 VCO 이득의 차이와 주파수 간격의 변화를 줄여 안정적인 광대역 특성을 구현하였다. 모의실험 결과, VCO의 발진주파수 범위는 1.85GHz~4.22GHz이며, 4.2GHz에서 위상잡음은 100kHz offset에서 -89.7dBc/Hz이다. VCO 이득은 62.4~95.8MHz/V(${\pm}21.0%$)이고 주파수 간격은 22.9~47.9MHz(${\pm}35.3%$)이다. 설계된 주파수합성기의 고착시간은 약 $0.15{\mu}s$이다. 제작된 칩을 측정한 결과 VCO는 2.05~3.4GHz의 대역에서 발진하는 것을 확인하였다. 설계된 주파수 보다 shift down 되었지만 마진을 두어서 설계를 하였기 때문에 DTV 튜너로 사용할 수 있는 주파수 대역은 만족한다. 설계된 회로는 1.8V 전원 전압에서 23~27mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $2.0mm{\times}1.5mm$이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.444-447
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• 2011

본 논문에서는 H.264/AVC 복호기의 병렬 역변환 구조와 공통연산기 구조를 갖는 역양자화 구조를 제안한다. 제안하는 역양자화 구조는 하나의 공통 연산기를 사용함으로써 하드웨어 면적 및 계산 복잡도가 감소한다. 역변환 구조는 1개의 수평 DCT 연산기와 4개의 수직 DCT 연산기를 갖는 병렬구조를 적용하여 역변환 과정을 수행하는데 4 사이클이 소요된다. 또한 역변환 및 역양자화 구조에 2단 파이프라인 구조를 적용하여 1개의 $4{\times}4$ 블록을 처리하는데 5 사이클이 소요되어 수행 사이클 수를 감소시킨다. 제안하는 역변환 및 역양자화 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 ASIC 칩으로 설계한 결과 13MHz의 동작 주파수에서 게이트 수는 14.3K이고 제안한 역양자화 구조의 면적은 기존 구조 대비 39.6% 감소되었고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 49.09% 향상되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.423-424
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• 2011

본 논문은 IEEE 802.15.4g SUN (Smart utility network)을 지원하는 920 MHz 대역 RF 송수신단 통합회로 구조를 제안한다. 제안하는 통합회로는 920 MHz에서 동작하고 구동증폭기, RF 스위치, 그리고 저잡음 증폭기로 구성되어 있다. 송신모드에서는 구동 증폭기가 동작하는데 싱글 구조로 설계되어 트랜스퍼머에 의한 출력 신호 손실을 제거 하였고 또한 RF 스위치의 위치를 수신단에 적용하여 출력 신호 손실을 제거 하였다. 수신모드에서는 RF 스위치와 저잡음 증폭기가 동작되는데 싱글 입력 신호에 대해 차동 출력 신호를 제공할 수 있다. 구동증폭기의 부하와 저잡음 증폭기의 입력 정합회로는 한 개의 LC 공진회로를 공유하여 칩 면적을 최소화 할 수 있다. 본 논문에서 제안하는 통합회로는 $0.18-{\mu}m$ CMOS 공정을 사용하여 설계하였고, 1.8 V 공급 전압에서 구동증폭기는 3.6 mA, 저잡음 증폭기는 3.1 mA의 전류를 소모한다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.345-352
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• 2017

본 논문에서는 전원전압 1V에서 동작하는 산소 및 과산화수소 기반의 혈당전류를 측정할 수 있는 통합형 정전압분극장치를 설계하고 제작하였다. 정전압분극장치는 저전압 OTA, 캐스코드 전류거울 그리고 모드 선택회로로 구성되어 있다. 정전압분극장치는 산소 및 과산화수소 기반에서 혈당의 화학반응으로 발생하는 전류를 측정할 수 있다. OTA의 PMOS 차동 입력단의 바디에는 순방향전압을 인가하여 문턱전압을 낮추어 낮은 전원전압이 가능하도록 하였다. 또한 채널길이변조효과로 인한 전류의 오차를 줄이기 위해 캐스코드 전류거울이 사용되었다. 제안한 저전압 정전압분극장치는 Cadence SPECTRE를 이용하여 설계하였으며, 매그나칩 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 회로의 크기는 $110{\mu}m{\times}60{\mu}m$이다. 전원전압 1.0V에서 소모전류는 최대 $46{\mu}A$이다. 페리시안화칼륨($K_3Fe(CN)_6$)을 사용하여 제작된 정전압분극장치의 성능을 확인하였다.

• 센서학회지
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• 제6권5호
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• pp.385-391
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• 1997

본 연구의 목적은 성토시공관리응 방사성 동위원소 이용계기의 회로개발에 있다. 본 연구에서 제작한 계기는 국내 원자력법에서 제한하는 세기 이하의 밀봉선원을 사용하며, 감마선과 열중성자 검출회로, 고전압 공급장치 그리고 마이크로프로세서 등으로 구성하였다. 성토의 밀도측정에 충분한 계측수를 얻기 위하여 감마선 검출 5회로, 열중성자 검출 2회로로 구성하였다. 감마선의 검출은 G-M 검출기의 전기적 특성상 검출회로가 간단하므로 파형정형회로만 거쳐 계수된다. 그러나 He-3 검출기에서 발생하는 열중성자 신호펄스는 대단히 작기 때문에 최대 50 [dB]까지 증폭하고 창비교기(window comparator)를 거쳐 원하는 신호만 계수할 수 있도록 하였다. 모든 회로는 자연 방사선과 잡음에 의한 영향을 최소화하기 위하여 정전차폐하였으며, 계수관에 인가하는 고전압의 리플 진폭과 주파수를 고려하여 펄스 계수시에 리플 성분에 의한 펄스수는 제거하였다. 방사선의 계수 및 연산처리에는 원칩 마이크로프로세서를 이용하였으며, 계측결과는 메모리장치에 저장되고 PC와의 통신도 가능하다. 시제작한 RI계기의 검출성능을 평가한 결과 성토의 밀도측정에 충분한 계측수를 얻을 수 있음이 확인되었다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제13권5호
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• pp.359-369
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• 2020

본 논문에서는 CMOS X-Ray 검출기의 메인 클럭을 발생시키는 위상 고정 루프(phase locked loop, PLL)을 위한 전류 불일치를 줄이면서도 넓은 동작 범위를 가지는 전하 펌프(charge pump, CP) 회로를 제안하였다. CP 회로의 동작 범위와 전류 불일치는 CP 회로를 구성하는 전류원 회로의 동작 범위와 출력 저항에 의해서 결정된다. 제안된 CP 회로는 넓은 동작 범위를 확보하기 위한 wide operating 전류 복사 바이어스 회로와 전류 불일치를 줄이기 위한 출력 저항이 큰 캐스코드 구조의 전류원으로 구현하였다. 제안된 wide operating range 캐스코드 CP 회로는 350nm CMOS 공정을 이용하여 칩으로 제작되었으며 소스 측정 장치(source measurement unit)을 활용하여 전류 일치 특성을 측정하였다. 이때 전원 전압은 3.3V이고 CP 회로의 전류 ICP=100㎂이었다. 제안된 CP 회로의 동작 범위 △VO_Swing=2.7V이고 이때 최대 전류 불일치는 5.15%이고 최대 전류 편차는 2.64%로 측정되었다. 제안된 CP 회로는 낮은 전류 불일치 특성을 가지면서 광대역 주파수 범위에 대응할 수 있으므로 다양한 클럭 속도가 필요한 시스템에 적용할 수 있다.