• 마이크로전자및패키징학회지
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• 제9권3호
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• pp.19-23
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• 2002

본 논문은 인쇄회로 기판 (PCB)에 내장된 마이크로 플럭스게이트 자기센서 (micro fluxgate magnetic sensor)에 대한 것으로써, 센서의 제작과 폐자로 형성에 따른 자계 검출 특성 변화에 관한 것이다. 이를 위해 연자성 코아를 사각링 형태와 두개의 바 (bar)형태로 각각 구현하였다. 제작을 위해 모두 5층의 기판을 적층하였으며, 가운데 (3번째) 기판을 자성체 코아로, 자성체 코아 외부 (2번째와 4번째) 기판을 여자코일로, 최외부 (1번째와 5번째) 기판을 검출코일로 제작하였다. 연자성 코아로는 약 100,000의 큰 DC 투자율 (permeability)을 갖는 코발트 (Co)가 주성분인 아몰퍼스 재료를 사용하였으며, 여자코일과 검출코일은 구리를 사용하였다. 제작된 자기센서는 여자조건이 360 KHz, $3V_{p-p}$의 구형파일 경우에 사각링 형태의 연자성 코아를 갖는 자기센서에서는 540V/T로 매우 우수한 감도를 보이고 있으며, -100 $\mu$T~＋100 $\mu$T 영역에서 매우 우수한 선형특성을 보이고 있다. 자기 센서의 크기는 $7.3 \times 5.7\textrm{mm}^2$ 이며, 소비전력은 약 8 mW이다. 이런 초소형 자기센서는 휴대용 navigation 시스템, telematics, VR 게임기 등 다양한 응용분야에 적용할 수 있다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.47-53
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• 2012

무연 리플로우 공정 횟수에 따른 organic solderability preservative(OSP) 표면처리 두께변화 및 열화현상을 분석하였다. 무연솔더 접합부의 접합강도에 미치는 OSP 표면처리의 열화특성을 SnPb 표면처리 경우와 비교하여 조사하였다. 또한 리플로우 pass에 따른 무연솔더 접합강도 열화분석을 위해 OSP 및 SnPb 표면처리된 FR-4 재질 PCB를 각각 1-6회 리플로우 처리하였다. 이후 각 리플로우를 거친 PCB 위에 2012 칩 저항기를 실장한 후 접합강도 변화를 측정하였다. 그 결과, 리플로우 공정 중 열 노출에 의해 OSP 코팅두께가 감소되는 것이 관찰되었고, 코팅두께의 변화 및 OSP 코팅 층의 산화를 유발함으로써, 솔더의 젖음성이 감소될 수 있음을 확인할 수 있었다. OSP 열화에 따른 솔더 접합강도는 SnPb 표리처리시 평균 62.2 N 이였으며, OSP의 경우는 약 58.1 N 이였다. 리플로우 공정 노출에 따라 OSP 코팅 층은 열분해 되지만, 솔더 접합부의 접합강도 측면에서는 산업적으로 적용 가능성을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.95-104
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• 2004

본 논문에서는 0.13㎛ 이하의 deep sub-micron 공정처럼 누설 전류가 심한 공정을 이용하여 멀티미디어 SoC를 설계할 때, 가장 전력 소모가 높은 움직임 추정 기법의 전력 소모를 줄이기 위한 저전력 움직임 추정기의 아키텍쳐를 제안하였다. 제안하는 아키텍쳐는 기존의 동적 전력 소모만을 고려한 구조와는 달리 정적 전력 소모까지 고려하여 누설 전류가 심한 공정에 적합한 구조로, 효율적인 전력 관리가 필수적인 동영상 전화기 등의 각종 휴대용 정보기기 단말기에 적합한 형태이다. 제안하는 아키텍쳐는 하드웨어 구현이 용이한 전역 탐색 기법 (full search)을 기본으로 하며 동적 전력 소모를 줄이기 위하여 조기 은퇴(early break-off) 기법을 도입하였다. 또한 정적 전력 소모를 줄이기 위하여 전원선 잡음을 고려한 메가블록 전원 차단 기법을 사용하였다. 제안된 아키텍쳐를 멀티미디어 SoC에 적용하였을 때의 효용성을 검증하기 위해 시스템 수준의 제어 흐름과 저전력 제어 기법을 개발하였으며, 이를 바탕으로 시스템 수준에서의 소모 전력을 계산하였다. 모의실험 결과 0.13㎛ 공정에서 전력 소모가 50% 정도로 감소함을 확인할 수 있었다. 선폭의 감소와 칩 내부 발열량의 증가로 인한 누설 전류의 증가를 고려할 때, 기존의 동적 전력 소모만을 고려한 구조는 전력 감소 효율이 점점 나빠짐에 반하여 제안하는 움직임 추정기 아키텍쳐는 안정적인 전력 감소 효율을 보여주었다.

• 대한전자공학회논문지SD
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• 제43권5호
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• pp.54-63
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• 2006

본 논문에서는 4세대 이동 통신 시스템에서 요구되는 사양을 위해, 해상도, 동작속도, 칩 면적 및 소모 전력을 최적화한 14b 100MS/s 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 동작 모델 시뮬레이션을 통해 최적화된 구조를 분석 및 검증하여 3단 파이프라인 구조로 설계하였으며, Nyquist 입력에서도 14 비트 수준의 유효비트 수를 가지는 광대역 저잡음 SHA 회로를 기반으로 하고, MDAC에 사용되는 커패시터의 소자 부정합에 의한 영향을 최소화하기 위하여 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 또한, 100MS/s의 동작 속도에서 6 비트의 해상도와 소면적을 필요로 하는 최종단의 flash ADC는 오픈 루프 오프셋 샘플링 및 인터폴레이션 기법을 사용하였다. 제안하는 시제품 ADC는 SMIC 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 14비트 해상도에서 각각 1.03LSB, 5.47LSB 수준을 보이며, 100MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 59dB, 72dB의 동적 성능을 보여준다. 시제품 ADC의 칩 면적은 $3.4mm^2$이며 소모 전력은 1.8V 전원전압에서 145mW이다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.47-52
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• 2006

본 논문에서는 130nm 이하의 초미세 공정을 위한 저전력 32비트$\times$32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. $0.35{\mu}m$ 공정에서 칩 제작 후 측정하고 130nm 및 90m 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 $0.35{\mu}m$, 130nm 및 90nm 공정에서 각각 $66{\mu}W,\;13{\mu}W,\;6{\mu}W$이었으며 동작 시 전력 소모의 $0.04\sim0.08%$에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.53-61
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• 2006

고속 Flash, Pipelining type의 CMOS A/D 변환기에서 Sampling frequency가 고주파로 올라감에 따라 Clock Feed-through 현상, Kick-back 현상 등의 영향으로 DC Reference voltage 흔들림 현상이 심화되고 있다. 뿐만 아니라 측정 시 외부 Noise가 Reference voltage에 적지 않은 영향을 미친다는 것을 감안 할 때 High speed A/D converter에서 Reference fluctuation 감쇄회로는 반드시 필요하다. 기존의 방식은 단순히 커패시터를 이용했으나 면적이 크고 효과가 좋지 않다는 단점이 있다. 본 논문에서는 Transmission Gate를 이용한 reference fluctuation 감쇄 회로를 제안하고 흔들림 현상이 크게 개선되었음을 정량적 분석 및 측정을 통하여 증명하였다. 제안하는 회로의 측정을 위해 6bit의 해상도를 갖는 2GSPS CMOS A/D 변환기를 설계 및 제작하였다. 제작된 A/D 변환기를 이용하여 Reference 전압이 40mV의 흔들림이 있음에도 원하는 범위 내에서 동작함을 측정하였다. 본 연구에서는 1.8V $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮았다. 실제 제작된 칩의 SNDR은 약 36.25dB로 측정되었고, INL과 DNL은 각각 ${\pm}0.5$ LSB 이하로 나타났다. 유효칩 면적은 $997um\times1040um$ 이었다.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.36-42
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• 2010

FFT(Fast Fourier Transform)는 IEEE 802.22와 같은 여러 무선표준에서 사용되는 OFDM 시스템의 주요 블록 중 하나이다. FFT의 전력소모 감소, 면적감소, 고속동작을 위해 새로운 FFT 아키텍처 개발, twiddle factor 곱셈을 위한 곱셈기의 수나 면적감소, 제어회로의 단순화 등에 초점을 둔 FFT 프로세서의 구현에 관한 연구가 지속적으로 진행되어왔다. FFT의 입력포인트 수 N이 증가함에 따라 $log_2N$ 개의 각 FFT 스테이지 구현에 사용되는 시프트레지스터(또는, 페모리)가 차지하는 비중이 전체 FFT회로의 70%이상이 되며 이러한 메모리들은 FFT의 처음 두 스테이지에 집중되어 두 스테이지의 메모리가 전체 메모리의 75%를 차지한다. 본 논문에서는 OFDM 송신부의 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리 사이즈를 감소시키기 위해 입력변조신호, 파일럿(pilot)신호, 널(null) 신호의 mapping을 IFFT와 결합하는 새로운 기법을 제안한다. Cognitive radio 시스템에 적용하기 위한 2048포인트 IFFT를 제안한 방법으로 설계하고 메모리가 차지하는 면적에서 기존의 방법과 비교하여 38.5%이상의 이득을 가짐을 보인다.

• 대한전자공학회논문지SP
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• 제49권2호
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• pp.149-156
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• 2012

서포트벡터머신 (support vector machine)을 이용한 음성/음악 분류기는 높은 분류 정확도로 주목받고 있으나 많은 계산 량과 저장 공간을 요구하므로 특히 임베디드 시스템과 같이 자원이 제한 적인 경우에는 효율적인 구현이 필수적이다. 특히, 서포트벡터 (support vector)의 차원과 개수에 의해 결정되는 서포트벡터의 저장 공간의 크기는 일반적으로 임베디드 프로세서의 캐시 (cache)의 크기보다 훨씬 크므로 캐시에 존재하지 않는 서포트벡터를 메인 메모리로부터 읽어야 하는 경우가 많다. 메모리에서 데이터를 가져오는 데는 캐시나 레지스터와 비교했을 때 상대적으로 긴 시간과 많은 에너지가 소비되어 분류기의 실행시간과 에너지 소비를 증가시키는 요인이 된다. 본 논문에서는 분류기의 데이터 접근 양식을 보다 시간적 근접성을 가지게 변환하여 일단 프로세서 칩으로 불려진 데이터를 최대한 활용함으로써 메모리의 접근 횟수를 줄여 전체적인 서포트벡터의 실행시간의 단축시키는 기법을 제안한다. 실험을 통해 메모리로의 접근 회수의 감소와 이에 따른 실행시간 그리고 에너지 소비의 감소를 확인하였다.

• 한국건설순환자원학회논문집
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• 제7권3호
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• pp.77-84
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• 2012

목재와 시멘트를 혼합하였을 때 목재의 어느 성분은 시멘트의 수화를 방해하는 것으로 알려져 있다. 본 연구에서는 온수에 의한 목편의 전처리 효과를 검토하기 위하여 2.4 mm 체를 통과시킨 소나무 목편을 온도가 각기 다른 수중에 일정시간 침지시킨 것을 잔골재의 일부로서 대체 사용한 모르타르의 응결 및 압축강도실험을 실시하였다. 이때 모르타르의 배합은 물-시멘트비 50%로 하고 목편의 잔골재에 대한 대체 사용량은 잔골재 질량의 0, 2, 4, 6, 8, 10%의 6수준으로 하였다. 그 결과 목편을 잔골재의 일부로서 대체 사용한 모르타르의 경우, 목편의 사용량이 많을수록 응결이 지연되었으며, 목편의 수처리는 모르타르의 응결지연문제를 개선시키는 효과가 있었다. 특히 수온 $100^{\circ}C$의 물에서 30분간 수처리한 목편을 2~6%의 범위에서 사용한 모르타르의 종결시간은 목편을 사용하지 않은 모르타르의 종결시간과 거의 비슷한 수준을 나타냈다. 또한 수처리한 목편을 사용한 모르타르의 강도는 수처리하지 않은 목편을 사용한 모르타르의 강도와 비교하였을 때, 재령 3일 강도는 거의 같았으나, 7일 및 28일의 강도는 보다 크게 되는 경향을 나타냈다.

• 한국전자파학회논문지
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• 제24권9호
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• pp.936-943
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• 2013

본 논문에서는 76.5~77 GHz 대역 차량용 장거리 주파수 변조 연속파 레이더 응용을 위한 단일 채널 레이더 시스템의 설계와 측정 결과를 보인다. 송신기는 상용 GaAs MMIC를 사용하였고, 수신기는 65 nm CMOS 공정을 사용해 설계한 회로를 사용하였다. 제작된 하향 변환 수신 칩은 -8 dBm의 낮은 LO 전력으로 동작하기 때문에, 송신출력에서 -19 dB 방향성 결합기를 사용하여 믹서를 구동하였다. 모든 MMIC는 WR-10 도파관이 형성되어 있는 알루미늄 지그 위에 실장하였으며, 마이크로스트립-도파관 급전기를 통해 혼 안테나를 구동하여 실험하였다. 제작된 레이더 시스템의 크기는 $80mm{\times}61mm{\times}21mm$이고, 출력 전력은 10 dBm, 위상 잡음은 1 MHz 오프셋에서 -94 dBc/Hz, 그리고 수신기의 변환이득은 12 dB이다.