• 대한전자공학회논문지SD
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• 제45권11호
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• pp.71-76
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• 2008

H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트 스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120MHz에서 HD 영상이 복호됨을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.409-410
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• 2008

This paper presents nonlinear and parallel design for synchronous pipelining in IP-based H.264 decoder implementation. Since H.264 decoder includes the dataflow of feedback loop, the data dependency requires one NOP stage per pipelining latency to drop the throughput into 1/2. Further, it is found that, in execution time, the stage scheduled for MC is more occupied than that for CAVLD/ITQ/DF. The less efficient stage would be improved by nonlinear scheduling, while the fully-utilized stage could be accelerated by parallel scheduling of IP. The optimization yields 3 nonlinear {CAVLD&ITQ}|3 parallel (MC/IP&Rec.)| 3 nonlinear {DF} pipelined architecture for IP-based H.264 decoder. In experiments, the nonlinear and parallel pipelined H.264 decoder, including existing IPs, could deal with full HD video at 41.86MHz, in real time processing.

• ETRI Journal
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• 제31권5호
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• pp.510-517
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• 2009

A high throughput parallel decoding method is developed for context-based adaptive variable length codes. In this paper, several new design ideas are devised and implemented for scalable parallel processing, a reduction in area, and a reduction in power requirements. First, simplified logical operations instead of memory lookups are used for parallel processing. Second, the codes are grouped based on their lengths for efficient logical operation. Third, up to M bits of the input stream can be analyzed simultaneously. For comparison, we designed a logical-operation-based parallel decoder for M=8 and a conventional parallel decoder. High-speed parallel decoding becomes possible with our method. In addition, for similar decoding rates (1.57 codes/cycle for M=8), our new approach uses 46% less chip area than the conventional method.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.407-408
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• 2008

This paper presents a synchronous pipeline design for IP-based H.264 decoding system. The first optimization for pipelining aims at efficiently resolving the data dependency due to motion compensation/intra prediction feedback data flow in H.264 decoder. The second one would enhance the efficiency of execution per each pipelining stage to explore the optimized latency and stage number. Thus, the 3 stage pipeline of CAVLD&ITQ|MC/IP&Rec.|DF is obtained to yield the best throughput and implementation. In experiments, it is found that the synchronous pipelined H.264 decoding system, based on existing IPs, could deal with Full HD video at 125.34MHz, in real time.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.35-43
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• 2008

새로운 컨텍스트 기반 적응형 가변 길이 코드의 효율적인 병렬처리 기법을 개발하였다. 본 논문에서는 확장적인 병렬처리, 작은 면적, 저전력 설계를 위한 몇 가지 새로운 아이디어 제시한다. 첫 번째, 빠른 저전력 연산을 위해 메모리 방식 대신에 단순화된 논리 연산 방식으로 회로를 설계하였다. 두 번째, 효율적인 논리 연산을 위하여 코드 길이를 이용하여 코드들을 그룹지었다. 세 번째, M 비트까지의 입력은 고속 처리를 위하여 병렬 처리하였다 비교를 위해 M=8인 병렬 논리 연산 복호기와 대표적인 기존 방식의 복호기를 설계하여 비교하였다. 실험 결과, 제안한 기법은 고속 병렬처리가 가능하며 같은 복호 속도 (M=8일 때, 1.57codes/cycle) 에서는 기존 방식의 복호기보다 46% 작은 면적을 사용한다.

• 대한전자공학회논문지SP
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• 제44권4호통권316호
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• pp.51-59
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• 2007

본 논문에서는 H.264/AVC 엔트로피 부호화기의 베이스라인(Baseline)과 익스텐디드(Extended) 프로파일에서 사용되는 내용 기반 가변 길이 부호화(CAVLC: Context-based Adaptive Variable Length Coding)의 하드웨어 기반 복호화기 구조를 제안한다. 기존에 제안되었던 CAVLC 복호화기 하드웨어 구조는 5단계의 블록으로 설계되어 있고, 각 블록들이 유효비트를 얻기 위해서는 컨트롤러블록과 Accumulator블록을 거쳐 구해진다. 이때 레지듀얼 계수가 많을수록 이 과정을 여러 번 반복하게 되기 때문에 복호화 효율이 떨어진다. 본 논문에서는 이러한 유효비트를 구하는 과정을 줄이기 위해 2가지 방법을 제안한다. 한 가지 방법은 5단계로 이루어져 있던 블록을 4단계의 블록으로 줄이는 것이고 다른 한 가지 방법은 컨트롤러에 의한 덧셈 연산단계를 생략함으로써 블록별 유효비트를 효율적으로 구하는 것이다. 제안된 방법을 적용한 구조에 실험한 결과 하드웨어의 크기는 비슷하면서 하나의 매크로블록을 처리하는데 요구되는 평균 사이클 수가 기존의 방식보다 약 26% 줄었고 0.18um 표준 셀 라이브러리로 합성한 결과 14.2K 게이트를 가졌다.