• 전기전자학회논문지
• /
• 제20권3호
• /
• pp.333-336
• /
• 2016

차량 내 전자장치에서 효과적인 서브 버스로서 표준화된 저속 직렬 통신 프로토콜인 LIN(local interconnect network)이 개발되었다. 본 논문에서는 LIN 버전 2.2A를 기반으로 LIN 제어기를 Verilog HDL을 이용하여 구현하였다. 구현된 LIN 제어기는 FPGA에서 동작을 확인하였으며 IP 형태로 제공되어 SoC 시스템에 통합이 가능하다. 0.18um 공정에서 합성하였을 때의 게이트 수는 약 2,300 게이트이다.

• 문화기술의 융합
• /
• 제9권6호
• /
• pp.967-971
• /
• 2023

최근에는 다양한 플랫폼 서비스가 인공지능을 활용하여 제공되고 있으며, 그 중 하나로 ChatGPT는 대량의 데이터를 자연어 처리하여 자가 학습 후 답변을 생성하는 역할을 수행하고 있다. ChatGPT는 IT 분야에서 소프트웨어 프로그래밍 분야를 포함하여 다양한 작업을 수행할 수 있는데, 특히 프로그램을 대표하는 C언어를 통해 간단한 프로그램을 생성하고 에러를 수정하는데 도움을 줄 수 있다. 이러한 능력을 토대로 C언어를 기반으로 만들어진 하드웨어 언어인 베릴로그 HDL도 ChatGPT에서 원활한 생성이 예상되지만, 베릴로그 HDL의 합성은 명령문들을 논리회로 구조 형태로 생성하는 것이기에 결과물들의 정상적인 실행 여부를 확인해야 한다. 본 논문에서는 용이한 실험을 위해 규모가 적은 논리회로들을 선택하여 ChatGPT에서 생성된 디지털회로와 인간이 만든 회로들의 결과를 확인하려 한다. 실험 환경은 Xilinx ISE 14.7로 모듈들을 모델링하였으며 xc3s1000 FPGA칩을 사용하여 구현하였다. 구현된 결과물을 FPGA의 사용 면적과 처리 시간을 각각 비교 분석함으로써 ChatGPT의 생성물과 베릴로그 HDL의 생성물의 성능을 비교하였다.

• 한국항공우주학회지
• /
• 제48권10호
• /
• pp.831-835
• /
• 2020

HLS는 C/C++ 언어로 기술된 소스 코드로부터 자동으로 HDL 코드를 생성하므로 타이밍이나 제어가 간단하고 하드웨어 구조를 쉽게 변경할 수 있어 FPGA 시스템 개발 기간을 단축할 수 있는 장점이 있다. 본 논문에서는 Xilinx사의 Vivado HLS를 이용하여 텔레메트리 표준 106-17 LDPC 부호기를 설계할 때 간단한 코드 수정으로 목적에 맞는 구조 변경의 용이함을 보이고 Spartan-7 xc7s100 디바이스를 타겟으로 합성하여 throughput과 하드웨어 복잡도 등의 결과를 비교하였다.

• 인터넷정보학회논문지
• /
• 제17권4호
• /
• pp.11-17
• /
• 2016

본 논문에서는 버스안전을 위한 다중 HD 카메라 기반의 IP통신망 AVB(Audio Video Bridge) 이더넷 케이블을 연동한 FPGA(Xilinx Zynq702)로 멀티뷰어 플랫폼을 제안하였다. 이러한 AVB(IEEE802.1BA) 시스템은 차량용 네트워크에서 다중 HD 비디오와 오디오 디지털 신호의 실시간 전송이 가능하다. 제안한 멀티뷰어 플랫폼은 기존 이더넷 케이블 1Gbps전송과 2-선 100Mbps 스트림 전송방식을 통해 4개의 초광각 HD 카메라로 부터 H.264 비디오 신호를 다중화하기 위한 지연속도의 개선을 위해 FPGA로 설계하였다. 아울러, 차량용 HD 동영상 전송망에서 시간지연을 최소화하기 위한 AVB 플랫폼은 Zynq 702기반의 H.264 AVC 저지연 코덱의 설계 방안을 제안하였다. 이러한 H.264 AVC 코덱의 부호화/복호화 결과확인을 위해 JM 모델을 참조한 PSNR(Peak Signal-to-noise-ratio)을 분석하였다. 설계한 Zynq 702기반의 H.264 AVC CODEC은 다중 HD 카메라의 다중뷰어 동영상 손실 압축에서 화질 손실에 대한 PSNR은 이론 값과 유사한 HW 결과 값을 확인하였다. 이로서 제안한 AVB기반의 다중 HD 카메라 연동형 멀티뷰어 플랫폼은 H.264 AVC CODEC의 저지연 특성이 차량용 특성에 만족함으로서 버스안전을 위한 주변의 오디오와 비디오 영상감시가 가능할 것이다.

• 한국전자통신학회논문지
• /
• 제19권2호
• /
• pp.335-343
• /
• 2024

본 논문은 FMCW LiDAR의 실시간 표적 신호처리 기법에 관해 기술하고 있다. FMCW LiDAR는 높은 검출민감도를 가져 낮은 출력만으로 장거리 측정이 가능하면서도 눈, 비, 안개 등 열악한 환경에서 강건한 검출성능을 가져 자율주행자동차용 차세대 LiDAR로 주목받고 있다. 본 논문은 주파수 영역의 신호처리를 위해 필요한 고속 데이터 획득, 전송 및 병렬 신호처리를 위한 하드웨어 구조에 대해 기술하였다. 획득된 시계열 신호로부터 주파수 특성을 분석하기 위하여, 푸리에 변환 연산을 FPGA로 구현하였다. 변환된 주파수영역 데이터로부터 강건한 표적검출 성능을 확보하기 위한 C-FAR 알고리즘에 대해 기술하였다. 표적의 스펙트럼 신호로부터 주파수 측정값의 해상도를 향상하고, 측정된 주파수 값을 표적의 거리 및 속도 정보로 변환하는 과정에 대해 상세히 기술하였다. 스캐너 2D 위치 및 표적의 거리 정보를 활용하여 3차원 영상으로 변환하고 이를 전시하였다. 제안된 FPGA 구조의 병렬 신호처리 알고리즘 적용을 통하여 FMCW LiDAR의 실시간 표적 신호처리 및 고해상도 영상획득 성능을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제45권9호
• /
• pp.71-78
• /
• 2008

본 논문에서는 H.264AVC baseline 디코더를 ARM926EJ-S 코어를 탑재한 FPGA(XC4VLX60)기반의 타겟 보드와 임베디드용 Linux Kernel 2.4.26의 개발환경에서 SW/HW 분할을 통해 설계 및 구현하였다. 하드웨어 가속기로는 움직임 보상 모듈 디블록킹 필터 모듈, YUV2RGB 변환 모듈을 사용하였으며 AMBA 버스 프로토콜을 통하여 소프트웨어와 함께 동작한다. 참조 소프트웨어(JM 11.0)를 OS(Linux)상에서 하드웨어 가속 모듈을 추가하고 메모리 접근 등을 최소화함으로써 성능을 향상시키고자 노력하였다. 설계된 하드웨어 IP와 시스템은 여러 단계로 검증하였으며 시스템의 복호화 속도 개선을 도모하였다. QCIF (176$\times$144) 영상을 24MHz의 클록 주파수의 타겟 보드상에서 약 2 frames/sec의 결과를 얻었으며 타겟 보드의 주파수를 증가시키고 FPGA영역의 IP를 ASIC으로 구현하면 더 좋은 성능을 기대할 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 추계학술대회
• /
• pp.503-506
• /
• 2015

IoT(Internet of Things) 상용화에 따라 무선 통신이 가능한 하드웨어 구조 개발의 필요성이 증가하고 있다. 따라서 본 논문에서는 디바이스 간 연동이 가능한 Smart Frame System이 내장된 SoC(System on a Chip) 플랫폼 하드웨어 구조를 제안한다. 기존 디지털 액자에 무선통신 기능과 실시간 처리가 가능한 하드웨어 구조를 적용하였고, Bluetooth를 이용하여 제어할 수 있는 스마트폰 어플리케이션을 개발하였다. 제안하는 SoC 플랫폼의 하드웨어 구조는 CIS(CMOS Image Sensor) Controller 모듈, Memory Controller 모듈, 확대, 축소, 회전 등의 다양한 영상처리를 위한 ISP(Image Signal Processing) 모듈, 디바이스 간 통신을 위한 Bluetooth Interface, 영상 출력을 위한 VGA Controller 모듈, TFT-LCD Controller 모듈로 구성된다. IoT 서비스를 지원하는 Smart Frame System은 Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 구현 및 검증하였으며, 동작 주파수는 54MHz이다.

• 한국통신학회논문지
• /
• 제35권3C호
• /
• pp.287-294
• /
• 2010

본 논문은 대표적인 고속 UWB 시스템인 MB-OFDM UWB 시스템에서 데이터 전송율을 올리면서 복호 성능을 보장하기 위해서 제안하고 있는 LDPC 부호에 대한 연구 결과를 보인다. 하드웨어 효율적인 복호기의 구조를 제안하기 위해서 LLR(log likelihood ratio) 계산 알고리즘과 체크노드 갱신 알고리즘을 시뮬레이션 하여 효율적인 방법을 선택 하였고, LDPC 디코딩 알고리즘의 반복 횟수를 결정하였다. 그리고 본 논문은 LDPC 디코더의 UWB 응용에 필요한 요구사항을 만족시키기 위한 LDPC 복호기의 구조를 제시하였다. 이 구조는 FPGA를 통하여 합성되어 구현성을 검토하였으며, 기존 QC-LDPC 부호의 FPGA 합성 결과와 비교하여 높은 throughput을 제공함을 확인하였다. 이 구조를 이용하면 BP 알고리즘에 비해서 약 0.2dB의 성능열화를 포함하지만, 고속 데이터 전송에 적합한 LDPC 복호기를 구현할 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2003년도 추계종합학술대회
• /
• pp.990-994
• /
• 2003

본 논문은 인터넷을 이용한 음성통신 서비스를 제공하기 위해 사용되는 VoIP 시스템 칩 설계 및 기능 검증을 위한 보드 개발에 관한 것이다. 구성이 간단한 시스템을 구현하기 위하여 32비트 RISC 프로세서인 ARM922T 프로세서 코어를 중심으로 IP 망 접속 기능, 음성신호 접속 기능 및 다양한 사용자 정합 기능을 가지는 VoIP 시스템 칩을 설계하고, 이 칩의 기능을 검증하기 위하여 시험 프로그램 및 통신 프로토콜을 개발하였으며, 각종 설계 및 시뮬레이션 툴을 사용하고 ARM922T와 FPGA가 결합된 Excalibur를 사용한 시험용 보드를 개발하여 시험하였다.

• 한국정보통신학회논문지
• /
• 제15권11호
• /
• pp.2285-2291
• /
• 2011

이 논문에서는, 화면내 예측기, CAVLC(구문기반 적응가변길이 부호화기), DDR2 메모리 제어모듈을 집적화한 H.264 하이프로파일 화면내 부호화기를 제안한다. 설계된 부호화기는 한 매크로블록당 440 cycle에 동작할 수 있으며, 부호화기의 기능을 검증하기 위하여, JM13.2으로부터 참조 C 코드를 개발하고, 참조 C코드로부터 생성된 테스트벡터를 이용하여 개발된 하드웨어를 검증하였다. 개발된 부호화기는 FPGA에서 검증하였으며, DMA 는 200MHz에서, 부호화기모듈은 50MHz에서, 영상입력모듈(VIM)은 25MHz에서 동작한다. 회로의 크기는 Virtex 5XC5VLX330을 사용시에 약 20%의 LUT(43099개)를 사용하였다.