• 농촌지도와개발
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• 제22권1호
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• pp.93-100
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• 2015

This article describes the process involved in usability testing a agricultural information Web site. In addition to determining the goals and requirements for the agricultural information Web site, a user and task analysis was conducted for defining the its user base and the types of tasks which users might be performing at the site. Usability testing methods with close observation and in-depth interviews provided fresh insights about how users are interacting with the agricultural information Web interface as they approach various information seeking tasks. This study uncovered problems related to unclear terminology, improper interface, location for navigational links, need for context sensitive help, built-in redundancy, and clear and consistent navigation.

• 한국건설관리학회논문집
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• 제17권3호
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• pp.32-42
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• 2016

현재 국내 대부분의 토목 건축 구조물이 BIM 정보가 부재한 상황에서 준공 BIM(as-built BIM)의 수요가 점차 증가하고 있다. 준공 BIM 구축을 위한 공간자료 취득에는 고밀도의 포인트 클라우드를 생성할 수 있는 레이저 스캐너가 주로 활용되고 있다. 하지만 기존의 고정식 스캔 시스템은 이동이 번거롭고, 정밀한 위치 선정이 필요 하며, 스캔 자료 정합을 위해 별도의 표지를 설치하거나 공액점을 추출하는 과정이 필요하다. 본 연구에서는 수작업을 최소화하기 위해 기존의 고정식 스캔 시스템을 대체할 수 있는 이동식 스캔 시스템을 제안하고자 하며, 기반 기술로 graph-based SLAM을 적용하였다. 테스트 장비는 총 세 개의 2차원 스캐너를 탑재하고 있으며, 중앙의 한 개는 수평으로 설치되어 graph 구축을 통한 이동경로취득에 사용되었고, 좌우 두 개는 수직으로 설치되어 시스템 진행의 연직 방향으로 주변 구조물에 대한 3차원 스캔 정보 취득에 사용되었다. 개발된 graph-based SLAM은 이동경로 상에 누적된 위치오차를 해소하기 위한 loop closure 처리 방법으로 Adaboost 기계학습을 적용하였다. 이는 특히 본 연구에서 사용한 장비와 같이 기계학습을 위한 다수의 feature 정보를 제공할 수 있는 멀티 스캐너 시스템에 적합한 방식이며, 두 실내공간을 대상으로 한 테스트에서 단일 스캐너 대비 false positive rate를 각각 7.9% 및 13.6%까지 줄일 수 있었다. 최종적으로 연구대상지역의 2차원 및 3차원 지도 구축을 통해 개발된 graph-based SLAM의 효용성을 확인하였다.

• 한국통신학회논문지
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• 제30권4A호
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• pp.328-335
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• 2005

본 논문에서는 내장된 메모리의 자체 테스트를 통한 메모리 고장 유무 확인과 더불어 메인 메모리의 고장난 부분을 여분의 메모리로 재배치하여 사용자로 하여금 고장난 메모리를 정상적인 메모리처럼 사용할 수 있도록 BISR(Build-In Self Repair) 설계 및 구현을 하였다. 메인 메모리를 블록 단위로 나누어 고장난 셀의 블록 전체를 재배치하는 방법을 사용하였으며, BISR은 BIST(Build-In Self Test) 모듈과 BIRU(Build-In Remapping Unit) 모듈로 구성된다. 실험결과를 통해 고장난 메모리를 여분의 메모리로 대체하여 사용자가 메모리를 사용함에 있어서 투명하게 제공하는 것을 확인 할 수 있다.

• 전자공학회논문지C
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• 제34C권8호
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• pp.8-21
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• 1997

In this paper, we consider resistive shorts on gate-source, gate-drain, and drain-source as well as opens in MOS FETs included in typical memory cell of VLSI SRAM and analyze behavior of memory by using PSPICE simulation. Using conventional fault models and this behavioral analysis, we propose linear testing algorithm of complexity O(N) which can be applied to both functional testing and IDDQ (quiescent power supply current) testing simultaneously to improve functionality and reliability of memory. Finally, we implement BIST (built-in self tsst) circuit and BICS(built-in current sensor), which are embedded on memory chip, to carry out functional testing efficiently and to detect various defects at high-speed respectively.

• 한국통신학회논문지
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• 제18권10호
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• pp.1537-1545
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• 1993

본 논문에서는 RAM의 Built-In Self Test(BIST)를 수행하기 위하여 제안되었던 Column Weight Sensitive Fault(CWSF) 테스트 알고리즘과 비트라인 디코더 고장 테스터 알고리즘에 적합한 패턴발생회로와 고장위치 검출기를 설계하였다. 패턴발생 회로는 어드레스 발생부와 데이터 발생부로 구성되었다. 또한 어드레스 발생부는 실효 어드레스를 위한 행 어드레스 발생부와 순차 및 병렬 어드레스를 위한 열 어드레스 발생부로 나누어져 있다. 고장위치 검출기는 고장발생의 유, 무와 그 위치를 찾기위해 구성되었다. 설계한 회로들의 검증을 위하여 각 부분 및 전체적인 시뮬레이션을 통하여 동작을 확인하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2003년도 춘계학술대회 논문집
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• pp.13-17
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• 2003

Requirements of a benchmarking for rapid prototyping systems and process usually include manufacturing time, cost (including system price), and dimensional accuracy. This paper deals with a benchmarking comparisons to investigate the functional requirements of RP system. A special designed IMS_T2 test part with dimensional. geometrical, and surface roughness features has been used in the inspection of RP processes. IMS_T2 test part was built on 5 commercially available RP machines which are relatively new model in Korea.

• 전자공학회논문지A
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• 제30A권9호
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• pp.59-70
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• 1993

An efficient test method based on march test is presented to cover line leakage failures associated with bit and word lines or mega bit DRAM chips. A modified column march (Y-march) pattern is derived to improve fault coverage against the data retention failure. Time delay concept is introduced to develop a new column march test algorithm detecting various data retention failures. A built-in test circuit based on the column march pattern is designed and verified using logic simulation, confirming correct test operations.

• 한국측량학회지
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• 제39권6호
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• pp.525-531
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• 2021

도시집중화 현상으로 지하공간의 중요성과 활용이 증가하고 있으며 이에 따라 지하공간정보가 구축되고 있다. 지하공간정보는 국민의 생명과 안전에 직접 영향을 미치는 중요한 국가공간정보기반인프라이기 때문에 구축에 사용되는 지하공간 탐사기기의 정확도와 성능을 별도로 관리하고 있다. 이를 위해 공간정보관련 법령에 의거 국가에서는 지하시설물 측량기기 성능검사를 실시하고 있다. 현재 국내 국가공인 지하시설물 탐사장비 검사장으로는 국토지리정보원이 위탁운영을 허가한 성균관대학교 수원캠퍼스에 위치한 지하시설물 탐사장비 검사장이 유일하다. 하지만 지금의 성능검사장은 주로 금속관로를 대상으로 하고 있으며 절대위치측량 검사체계가 없으며 또한 지형측량에 따른 관로의 절대높이값을 확인할 수 있는 체계가 아니다. 이에 본 연구에서는 국내의 지형 및 지질조건과 매설된 지하시설물의 다양한 재료, 형태 등을 고려한 지하공간탐사기기 성능검사 테스트베드 모델을 제시한다. 본 연구를 통해 제시하는 지하정보정밀탐사 실증 테스트베드는 기존의 국내의 시험현장이 지닌 한계를 보완하고 최신 장비 성능 검증까지 가능한 시험장소로서의 활용 방안을 제시하였다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.127-138
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• 2007

본 논문에서는 최대길이 의사무작위 이진 시퀀스(m-시퀀스)의 쉬프트-덧셈 특성에 근거한 위상천이를 이용하여 회로 출력에 나타나는 X-값을 효과적으로 마스크 함으로써 내장된 자체 테스트를 실현할 수 있는 기법을 제안한다. 이 기법은 패턴생성기인 LFSR의 출력을 적절하게 위상천이 하여 마스크 패턴을 생성할 수 있는 위상천이 네트워크를 이용한다. 테스트 절차 동안에 각 스캔 체인에 인가되는 마스크 패턴의 위상 천이 수는 재구성 가능하다. LFSR의 출력을 적절하게 위상 천이하여 모든 스캔 체인 마스크 패턴을 생성할 수 있는 위상천이 네트워크 합성 알고리즘을 제안한다. 본 논문에서 제안하는 X-마스크 회로는 각 스캔 체인 마스크 패턴을 생성할 수 있는 후보 위상천이 수가 많기 때문에 하드웨어 오버헤드를 효과적으로 감축할 수 있다. 실험을 통하여 제안된 위상천이를 이용한 X-마스크 회로는 기존의 연구 결과보다 훨씬 적은 저장공간과 하드웨어 오버헤드를 필요로 함을 증명한다.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.