• 한국정보통신학회논문지
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• 제25권6호
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• pp.774-784
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• 2021

객체 검출 및 인식 과정은 컴퓨터비전 분야에서 매우 중요한 과업으로써, 관련 연구가 활발하게 진행되고 있다. 그러나 실제 객체 인식 과정에서는 학습된 이미지 데이터와 테스트 이미지 데이터간 해상도 차이로 인하여 인식기의 정확도 성능이 저하되는 문제가 종종 발생한다. 이를 해결하기 위해 본 논문에서는 객체 인식 정확도 향상을 위한 이미지 초해상도 기법을 제안하여 객체 인식 및 초해상도 통합 프레임워크를 설계하고 개발하였다. 세부적으로는 11,231장의 차량 번호판 훈련용 이미지를 웹 크롤링, 인조데이터 생성 등을 통해 자체적으로 구축하고, 이를 활용하여 이미지 좌우 반전에 강인하도록 목적함수를 정의하여 이미지 초해상도 인공 신경망을 훈련시켰다. 제안 방법의 성능을 검증하기 위해 훈련된 이미지 초해상도 및 번호 인식기 1,999장의 테스트 이미지에 실험하였고, 이를 통해 제안한 초해상도 기법이 문자 인식 정확도 개선 효과가 있음을 확인하였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권6호
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• pp.322-329
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• 2000

BIST(Built-in Self Test) has been considered as the most promising DFT(design-for-test) scheme for the present and future test strategy. The most serious problem in applying BIST(Built-in Self Test) into a large circuit is the excessive increase in test time. This paper is focused on this problem. We proposed a new BIST construction scheme which uses a parallel divide-and-conquer method. The circuit division is performed with respect to some internal nodes called test points. The test points are selected by considering the nodal connectivity of the circuit rather than the testability of each node. The test patterns are generated by only one linear feedback shift register(LFSR) and they are shared by all the divided circuits. Thus, the test for each divided circuit is performed in parallel. Test responses are collected from the test point as well as the primary outputs. Even though the divide-and-conquer scheme is used and test patterns are generated in one LFSR, the proposed scheme does not lose its pseudo-exhaustive property. We proposed a selection procedure to find the test points and it was implemented with C/C++ language. Several example circuits were applied to this procedure and the results showed that test time was reduced upto 1/2151 but the increase in the hardware overhead or the delay increase was not much high. Because the proposed scheme showed a tendency that the increasing rates in hardware overhead and delay overhead were less than that in test time reduction as the size of circuit increases, it is expected to be used efficiently for large circuits as VLSI and ULSI.

• 한국컴퓨터정보학회논문지
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• 제29권8호
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• pp.201-208
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• 2024

본 연구는 체화인지 이론을 기반으로 개발된 코딩 교육 도구의 프로토타입에 관한 연구이다. 먼저 프로토타입의 휴리스틱 평가 단계에서는 전문가 5인을 선정하여 휴리스틱 평가 문항에 체화인지의 학습 원리를 포함한 평가 문항을 통하여 연구 대상을 평가하였다. 평가 결과와 디브리핑 세션 분석, 공동 연구자와의 협의를 통해 세 가지 개선 사항을 도출하였고 구체적인 수정 방안도 함께 제시하였다. 베타버전 구축 단계에서 코딩 콘텐츠의 양 증가, 콘텐츠별 도움말 제공, 이전 단계 학습 완료 후 다음 단계 학습으로 넘어갈 수 있는 기능의 요구사항을 발견하고 이를 구현하였다. 마지막 사용성 테스트 단계에서는 코딩 경험이 적은 초등학교 4학년 학생 10명을 대상으로 베타버전에 대한 사용성을 테스트하고 만족도와 난이도에 대한 설문 조사를 실시한 후 결과를 분석하여 최종 사용성 개선점을 도출하였다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.30-36
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• 2010

최근의 메모리 반도체에 있어서, 수율과 품질을 유지하기 위하여 불량셀은 반드시 수리가 필요하다. 대부분의 워드단위 입출력을 갖는 system-on-chip (SoC)를 포함한 많은 메모리가 다중 블록으로 구성되어 있음에도 불구하고, 기존의 대부분의 자체내장수리연산회로의 연구들은 단일블록을 대상으로 하였다. 워드 단위 입출력 메모리의 특성상 다중메모리 광역대체수리구조를 갖는 경우가 많다. 본 논문에서는 이러한 메모리를 대상으로 기존에 최적 수리효율을 갖는 대표적인 자체내장 수리연산 회로인 CRESTA를 기본으로 하여, 보다 적은 면적으로 최적 수리효율을 낼 수 있는 알고리즘과 연산회로을 제안한다. 제안하는 자체내장수리 회로는 단위블록의 연산결과를 순차적으로 비교하여 워드단위 메모리의 제약조건을 만족시키는 최종 수리해를 구해내며, 기존의 회로보다 훨씬 빠른 시간 내에 최적의 수리 해를 구해 낼 수 있다.

• 스마트미디어저널
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• 제9권3호
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• pp.71-79
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• 2020

이동통신망은 통화, 메시지, 데이터 전송 등의 서비스를 위하여 많은 사용자들이 전 세계적으로 사용하고 있는 네트워크이다. 이동통신망은 긴급재난망으로도 사용되고 있는 국가적으로 중요한 공공자산이며 이동통신망에서 사이버 공격이나 통신 방해를 이용한 서비스거부공격이 발생할 경우 다양한 피해를 초래할 수 있다. 그러므로 이러한 이동통신망에 대한 안전성 검증이 필수적이나 정해진 몇몇 이동통신사업자들이 망을 구축하여 폐쇄적으로 서비스하고 있고 망의 안전성 검증을 위한 테스트 망이 따로 존재하지 않아 실제로 이동통신망의 코어네트워크를 분석하기는 쉽지 않다. 따라서 본 논문에서는 3GPP 표준을 기반으로 구현하여 오픈소스로 제공되는 OpenAirInterface를 이용하여 가상의 이동통신망을 구축하고 이를 기반으로 코어네트워크 구조와 프로토콜을 분석한다. 특히 단말기에서 전송되는 메시지가 코어네트워크에 미치는 영향을 분석하기 위하여 기지국인 eNodeB와 단말기를 관리하는 MME 사이의 인터페이스인 S1-MME에서의 S1AP 프로토콜 메시지를 분석하여 보안 위협의 실현 가능성을 확인한다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제3권1호
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• pp.7-18
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• 2014

비행 소프트웨어는 인공위성의 탑재 컴퓨터에서 사용되는 소프트웨어로, 실시간성과 고신뢰성이 요구된다. 이와 같은 요구사항으로 인해 비행 소프트웨어는 동작 환경에 대한 종속성을 갖게 된다. 이러한 문제는 새로운 시스템을 구축할 때마다 매번 다시 개발하여야 하는 상황을 초래한다. 따라서 비행 소프트웨어와 동작 환경 사이의 종속성을 제거할 필요가 있으며, 이는 비행 소프트웨어의 이식성 향상을 통해 달성할 수 있다. 본 논문에서는 이를 위해 IMA 아키텍처 기반의 플랫폼 아키텍처를 제안한다. 이 아키텍처는 이식성을 극대화하기 위해 두 가지의 IMA 아키텍처 실현 방안을 기반으로 구축된 혼합형 아키텍처이다. 또한 혼합형 아키텍처의 검증을 위해 혼합형 아키텍처 기반의 시스템을 구현하고 동작 결과를 분석한다. 본 논문에서 제안한 아키텍처를 통해서 비행 소프트웨어와 동직 환경 사이의 종속성을 제거할 수 있다. G망을 활용하여 끊김없는 서비스를 지원할 수 있는 방안을 제안하였으며, 테스트베드 구현을 통하여 제안 방안의 우수성을 검증하였다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.15-24
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• 2009

본 논문은 유사랜덤 방식의 BIST를 기반으로 하여 스캔 shifting시의 transition을 획기적으로 줄여 주었던 transition freezing 기법과 새롭게 제안하는 고장검출율 100%를 위한 pattern mapping 기법을 결합한 효과적인 저전력 BIST구조에 대해 제안한다. Transition freezing 기법으로 생성된 고연관의 저전력 패턴은 패턴 인가 초기에는 많은 수의 고장을 검출해 내지만, 패턴의 수가 점점 늘어날수록 랜덤 저항 고장의 증가로 인해 추가적인 고장 검출에는 한계가 있었다. 이러한 비검출 고장에 대해 ATPG를 통한 테스트 패턴을 생성하여, 고장을 검출하지 못하는 frozen pattern과 mapping을 함으로써 기 생성된 패턴을 재활용하여 인가되는 패턴의 수와 테스트 시간을 줄임으로써 전력 소모량을 줄일 수 있었다.

• 대한방사선기술학회지:방사선기술과학
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• 제39권4호
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• pp.631-636
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• 2016

공간 분해능을 평가하기 위해서 이제까지는 일정하게 두 물체의 간격(이중 표적)을 근접한 것부터 점점 떨어진 간격으로 만들어진 테스트 패턴이나 팬텀을 이용하였다. 이러한 방법으로 공간분해능을 평가하면 분해능은 테스트용으로 제작된 팬텀에 있는 표적 간격으로 제한된다. 본 연구는 이러한 문제를 극복하고자 1개의 단일 표적으로 공간 분해능을 간편하게 측정할 수 있는 새로운 방법을 제안하고 검증한 것이다. 이를 위해 PSF 및 JND를 이용하여 공간 분해능을 추정하는 개념을 제시하였다. 이렇게 유도된 공간 분해능 추정 이론을 검증하기 위해, 상용 팬텀을 이용하여 실험하였다. 실험으로 얻어진 디지털 영상에서 라인 픽셀 프로파일을 구하기 위해 만든 LabVIEW 프로그램을 이용하여 분석한 결과, 본 연구에서 유도한 단일 표적을 이용한 공간 분해능 추정 이론과 실험적으로 일치하는 것을 알 수 있었다. 실험 결과로 디지털 영상에서 공간분해능의 상대적 평가는 단일 표적을 가지고도 충분하다는 것을 증명할 수 있었다. 따라서 단일 표적 공간분해능 평가법을 이용하면 이제까지 사용되어 왔던 이중 표적을 이용한 공간분해능 평가의 한계를 극복할 수 있다.

• 정보보호학회논문지
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• 제28권5호
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• pp.1197-1207
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• 2018

파워셸은 닷넷 프레임워크를 기반에 둔, 커맨드 라인 셸이자 스크립트 언어로, 그 자체가 가진 다양한 기능 외에도 윈도우 운영체제 기본 탑재, 코드 은닉 및 지속의 수월함, 다양한 모의 침투 프레임워크 등 공격 도구로서 여러 이점을 가지고 있다. 이에 따라 파워셸을 이용하는 악성코드가 급증하고 있으나 기존의 악성코드 탐지 기법으로 대응하기에는 한계가 존재한다. 이에 본 논문에서는 파워셸에서 실행되는 명령들을 관찰할 수 있는 개선된 모니터링 기법과, Convolutional Neural Network(CNN)을 이용해 명령에서 특징을 추출하고 실행 순서에 따라 Recurrent Neural Network(RNN)에 전달하여 악성 여부를 판단하는 딥 러닝 기반의 분류 모델을 제안한다. 악성코드 공유 사이트에서 수집한 파워셸 기반 악성코드 1,916개와 난독화 탐지 연구에서 공개한 정상 스크립트 38,148개를 이용하여 제안한 모델을 5-fold 교차 검증으로 테스트한 결과, 약 97%의 True Positive Rate(TPR)와 1%의 False Positive Rate(FPR)로 모델이 악성코드를 효과적으로 탐지함을 보인다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.493-502
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• 2001

기존의 논리 테스팅에 비하여 여러 가지 장점을 가지는 전류 테스팅을 위하여 새로운 내장형 전류 감지 회로를 설계하였다. 본 논문에서 제안된 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 전류와 인버터의 전류 발생 특성에 의해 복사되어진 전류를 비교함으로서 시험 대상 회로의 고장 존재 여부를 감지하여 Pass/Fail 신호로 발생시킨다. 설계된 회로는 차동 증폭 형태의 증폭기와 비교기로 이루어져 있으며, 시험 대상 회로의 전류를 복사해 내기 위한 인버터를 포함하고 있어서 총 10개의 트랜지스터와 3개의 인버터를 사용한다. 본 논문에서 제안된 내장형 전류 감지 회로는 고장 테스트를 위하여 별도의 클럭을 사용하지 않는다. 또한 모드 선택이 필요하지 않아 on-line 테스팅이 가능하며, Pass/Fail 신호를 칩의 외부로 전달하는 출력단자 하나를 제외하고는 별도의 제어단자가 필요하지 않은 장점을 가진다. HSPICE를 사용한 컴퓨터 모의 실험을 통하여 시험 대상 회로에 삽입된 고장을 정확하게 검출해 낼 수 있음을 확인하였다. 제안된 내장형 전류 감지 회로가 칩의 전체 면적에서 차지하는 면적소모는 8×8 병렬 승산기를 시험 대상 회로로 사용한 경우에 약 4.34 %로 매우 작아서 내장형 전류 감지회로에 의한 면적 소모에 대한 부담은 거의 없는 것으로 측정되었다.