• 전자공학회논문지B
• /
• 제29B권9호
• /
• pp.1-7
• /
• 1992

This paper proposes a built-in self-test tchnique for CMOS circuits. To detect a stuck-open fault in CMOS circuits, two consequent test patterns is required. The ordered pairs of test patterns for stuck-open faults are generated by feedback shift registers of extended length. A nonlinear feedback shift register is designed by the merging method and reordering algorithms of test patterns proposed in this paper. And a new multifunctional BILBO (Built-In Logic Block Observer) is designed to perform both test pattern generation and signature analysis efficiently.

• 전자공학회논문지
• /
• 제50권6호
• /
• pp.122-130
• /
• 2013

메모리반도체산업이 성장함에 따라 수요와 공급이 큰 폭으로 증가하고 있다. 그 중 플래시 메모리가 스마트폰, 테블릿PC, SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 NOR-형 플래시 메모리와 NAND-형 플래시 메모리로 나뉜다. NOR-형 플래시 메모리는 BIST(Built-In Self Test), BISR(Built-In Self Repair), BIRA(Built-In Redundancy Analysis) 등 많은 연구가 진행되었지만 NAND-형 플래시 메모리 BIST는 연구가 진행되지 않았다. 현재 NAND-형 플래시 메모리 패턴 테스트는 고가의 외부 테스트 장비를 사용하여 테스트를 수행하고 있다. NAND-형 플래시 메모리에서는 블록단위로 소거, 페이지 단위로 읽기, 쓰기 동작이 가능하기 때문에 자체 내장 테스트가 존재하지 않고 외부장비에 의존하고 있다. 고가의 외부 패턴 테스트 장비에 의존해서 테스트를 수행하던 NAND-형 플래시 메모리를 외부 패턴 테스트 장비 없이 패턴 테스트를 수행할 수 있도록 두 가지의 유한 상태 머신 기반 구조를 갖고 있는 BIST를 제안한다.

• 한국정보통신학회논문지
• /
• 제9권5호
• /
• pp.1089-1095
• /
• 2005

본 논문에서는 5GHz 저잡음 증폭기(LNA)의 성능 측정을 위한 새로운 형태의 저가 BIST(Built-In Self-Test) 회로를 제안한다 이러한 BIST 회로는 system-on-chip (SoC) 송수신 환경에 적용될 수 있도록 설계되어 있다. 본 논문에서 제안하는 BIST 회로는 입력 임피던스, 전압이득, 잡음지수, 입력반사손실(input return loss) 및 출력 신호 대 잡음전력비(signal-to-noise ratio)와 같은 저잡음 증폭기의 주요 성능 지수를 측정 할 수 있으며, 단일 칩 위에 제작되어 있다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
• /
• 제3권5호
• /
• pp.129-140
• /
• 2014

기존의 메모리에서 발생하는 다양한 고장들을 검출하기 위한 기법으로 BIST(Built-in self test)가 있고 고장이 검출되면 Spare를 할당하여 수리하는 BIRA(Built-in redundancy analysis)가 있다. 그리고 BIST와 BIRA를 통합한 형태인 BISR(Built-in self repair)를 통해 전체 메모리의 수율을 증가시킬 수 있다. 그러나 이전에 제안된 기법들은 RAM을 위해 제안된 기법으로 RAM의 메모리 구조와 특성이 다른 NAND-형 플래시 메모리에 사용하기에는 NAND-형 플래시 메모리의 고유 고장인 Disturbance를 진단하기 어렵다. 따라서 본 논문에서는 NAND-형 플래시 메모리에서 발생하는 Disturbance 고장을 검출하고 고장의 위치도 진단할 있는 BISD(Built-in self diagnosis)와 고장 블록을 수리할 수 있는 BISR을 제안한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 하계종합학술대회논문집
• /
• pp.807-810
• /
• 1998

This paper presents BIST (Built-in self-test) techniques for detection of path delay faults in digital circuits. In the proosed BIST schemes, the shift registers make possible to concurrently generate and compact the latched test data. Therefore the test time is reduced efficiently. By reordering the elements of th shifte register based on the information of the hamming distance of each memory elements in CUt, it is possible to increase the number of path delay faults detected robustly/non-robustly. Experimental results for ISCAS'89 benchmark circuits show the efficiency of the proposed BIST techniques.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.1004-1007
• /
• 2005

본 논문에서는 저잡음 증폭기 (Low Noise Amplifier, LNA)를 위한 프로그램 가능한 RF (고주파) BIST (Built-In Self-Test) 회로를 제안한다. 개발된 BIST 회로는 온 칩 형태로 DC 측정만을 이용하여 LNA의 RF 변수들을 측정할 수 있다. BIST 회로는 프로그램 가능한 커패시터 뱅크 (programmable capacitor banks)를 가진 test amplifier와 RF 피크 검출기로 구성되어 있다. 이러한 온 칩 회로는 각각 GSM, Bluetooth 및 IEEE802.11g의 응용을 위해 세 가지 주파수 대, 즉 1.8GHz, 2.4GHz 및 5GHz에서 사용할 수 있도록 프로그램 되어있고, LNA가 가지는 RF 사양들, 즉 입력 임피던스 및 전압이득 등을 DC 전압으로 변화시켜주는 역할을 한다.

• 대한전자공학회논문지SD
• /
• 제39권3호
• /
• pp.85-97
• /
• 2002

STUMPS는 스캔 구조를 이용한 자체 테스트로 널리 사용되는 기술이다. 다중 스캔 체인에 STUMPS를 적용할 때 병렬 패턴 생성기로 사용되는 LFSR은 인접한 비트 시퀀스 사이에 높은 correlation이 존재하므로 회로의 고장 검출률을 저하시킨다. 이러한 문제를 해결하기 위해서 하드웨어 오버헤드 증가에도 불구하고 LFSR과 스캔 체인의 입력 사이에 부가적인 조합회로가 놓인다. 본 논문은 다중 스캔 체인을 갖는 순차회로에 대해 회로 자체의 스캔 체인들을 사용하여 유사 무작위 테스트 패턴을 생성하는 효과적인 테스트 패턴생성 방법과 그 구조를 소개한다. 제안된 테스트 패턴 생성 기술은 기존에 패턴 생성기로 사용되는 LFSR과 조합회로의 구성을 사용하지 않으므로 하드웨어 오버헤드를 줄일 수 있으며 충분히 높은 고장 검출률을 얻을 수 있다. 또한 스캔 체인 당 단지 수 개의 XOR 게이트만이 회로 변형을 위해 필요하므로 설계가 매우 간단하다.

• 한국정보처리학회논문지
• /
• 제1권2호
• /
• pp.272-278
• /
• 1994

본 논문에서는 BIST(Built-In Self Test)시 순서회로내의 조합회로를 pseudoexhaustive 시험하는데 필요한 테스트 패턴 생성기와 응답 분석기를 제안한다. 제안하는 테스트 패턴 생성기는 테스트 패턴의 초기값을 스캔 인 할 수 있고, exhaustive test pattern 을 생성할 수 있다. 또한, 응답 분석기는 회로의 응답을 분 석할 수 있을 뿐만 아니라 응답 결과를 스캔 아웃할 수 있다. 이러한 테스트 패턴 생 성기와 응답분석기는 SRL과 LFSR을 결합하여 설계하였다.

• 대한전자공학회논문지
• /
• 제24권5호
• /
• pp.896-904
• /
• 1987

In this paper, a design method for sequential circuit which is easy to have Built-in Self Test is kproposed using the functional advantages of multifunctional BILBO and LSSD. To achieve the hardware reduction, it is designed that a multifunctional BILBO has double operational functions of NLFSR and LFSR, when neccessary, and that test signal could be used as an input-output signal in the same line. By applying the proposed multifunctional BILBO to the sequential PLA, the test patterns and the additional circuit could be reduced in test operation and the propagation delay is vanished in normal operation, as we expected. Above them, the partitioned method for large scale sequential circuit is also suggested and it is observed that test patterns and additional circuit in them reduced by this method.

• 전자공학회논문지C
• /
• 제35C권8호
• /
• pp.1-9
• /
• 1998

A new parallel test algorithm and a built-in self test (BIST) architecture are developed to test various types of functional faults efficiently in content addressable memories (CAMs). In test mode, the read oepratin is replaced by one parallel content addressable search operation and the writing operating is performed parallely with small peripheral circuit modificatins. The results whow that an efficient and practical testing with very low complexity and area overhead can be achieved.