• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.397-404
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• 2012

Thermal generation by power dissipation of the highly integrated System on Chip (SoC) device is irregularly distributed on the intra chip. It leads to thermal increment of the each thermally different region and effects on the propagation timing; consequently, the timing violation occurs due to the misestimated number of buffers. In this paper, the timing budgeting methodology considering thermal variation which contains buffer insertion with wire segmentation is proposed. Thermal aware LUT modeling for cell intrinsic delay is also proposed. Simulation results show the reduction of the worst delay after implementing thermal aware buffer insertion using by proposed wire segmentation up to 33% in contrast to the original buffer insertion. The error rates are measured by SPICE simulation results.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.67-75
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• 2004

본 논문은 인덕턴스 성분을 포함한 단일 도선 및 트리 구조 RLC 연결선의 버퍼 삽입 방법을 제시한다. 이를 위해 먼저 CMOS 버퍼가 구동하는 단일 RLC 도선에 대한 시간 지연의 대수식을 제시한다. 이 수식은 현재의 서브마이크로미터 공정을 위한 n-th power law 기반에서 유도되었으며, 다양한 RLC 부하를 가지고 실험해 본 결과, 실제 SPICE 시뮬레이션 결과에 비해 최대 9％ 오차를 갖는 것으로 나타났다. 본 논문은 이 지연 시간 수식을 바탕으로 단일 도선 RLC 연결선을 여러 개로 나누는 버퍼 삽입에 관한 수식과 RLC 트리 연결선의 시간 지연을 최적화하기 위해 삽입될 버퍼의 사이즈를 결정하는 알고리듬을 제시한다. 제시된 버퍼 삽입 알고리듬은 0.25㎛ CMOS 공정의 트리 연결선에 적용하였으며, HSPICE 결과를 이용하여 정확도를 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.455-458
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• 2004

We present an efficient heuristic algorithm to reduce glitch power dissipation in combinational circuits. In this paper, the total number of glitches are reduced by replacing existing gates with functionally equivalent ones and by gate sizing which classified into three types and by buffer insertion which classified into two types. The proposed algorithm combines gate freezing, gate sizing. and buffer insertion into a single optimization process to maximize the glitch reduction. Our experimental results show an average of $67.8\%$ glitch reduction and $32.0\%$ power reduction by simultaneous gate freezing, gate sizing, and buffer insertion.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.81-90
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• 2004

집적회로 시스템이 고집적화 됨에 따라, 연결선은 회로 전체 성능을 결정하는 중요한 요소가 되었다. 버퍼 삽입은 연결선의 성능 향상의 효과적인 방법이다. 하나의 신호선이 허용 범위를 넘는 전달지연시간을 가질 때, 우리는 하나 또는 그 이상의 버퍼를 삽입하여 지연시간을 줄일 수 있다. 이제까지 많은 연구들에서 하나의 신호선에 대해 버퍼를 삽입하는 방법을 개발하였으나, 우리는 여러 신호선에 동시에 버퍼 위치를 찾아 버퍼를 삽입하는 방법을 연구하였다 이 방법은 여러 개의 신호선에 버퍼를 삽입하는 위치를 찾는 어려움을 효과적인 방법을 이용하여 그 위치를 결정한다. 또한 본 연구에서는 fan-out이 여럿인critical path에 대해서도 버퍼 삽입으로 지연시간을 최적화하는 기술을 개발하였다. 이 방법은 Elmore Delay 모델을 이용하여 지연시간을 계산하고 각 신호선에 지연시간을 최적화 할 수 있는 버퍼를 결정한다.

• 정보처리학회논문지D
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• 제18D권4호
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• pp.225-236
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• 2011

무선 통신 기술의 발달과 컴퓨터의 소형화에 힘입어 사용자의 위치에 따라 맞춤형 서비스를 제공하기 위하여 다양한 위치 기반 서비스 응용들이 개발되고 있다. 그리고 대용량의 차량 위치 데이터를 효과적으로 처리하기 위하여 차량 위치 감지 및 전송, 데이터의 삽입 및 검색과 사용자 질의 처리 기술이 요구된다. 이 논문에서는 대용량의 과거 차량 위치 정보를 빠르게 입력, 검색하는 과거 위치 색인을 설계하고 상황에 따라 입력과 검색 비용을 조절할 수 있는 가변 버퍼 노드인 기법을 제안한다. 설계된 색인은 GIP+와 같이 효과적인 입력을 위해 버퍼 노드를 사용하고 빠른 검색을 위해 프로젝션 스토리지를 사용한다. 그리고 사용자가 지정한 시간 간격에 따라 버퍼 노드에 저장되는 데이터의 개수를 조절하여 입력과 검색 비용을 조절할 수 있다. 실험에서는 버퍼 노드 크기에 따라 비단말 노드 수가 달라지며, 이로 인해 입력과 검색 성능이 달라짐을 확인할 수 있다. 제안된 가변 버퍼 노드 방식은 위치 기반 서비스 응용에 따라 과거 위치 색인의 성능을 조절하는데 효과적으로 사용 가능하다.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.415-424
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• 2014

본 논문에서는 HFNS(high fanout net synthesis) 기법들 중에서 실제 현장에서는 주로 사용되고 있는 버퍼 삽입 방법을 이용한 기법에 대해서 제안하였다. 먼저 HFNS를 수행하는데 있어서 고려해야할 사항들과 HFNS수행 방법들에 대해서 세부적인 기술들을 제안하였고, HFNS 수행 이후의 후처리 과정에서 수행해야할 기법들에 대해서도 제안하였다. 버퍼 삽입 기반의 HFNS는 이미 널리 사용되는 방법인데 본 논문은 주로 ASIC 및 SoC 상용 작업 현장에서 사용될 수 있는 실전적인 기법들을 대상으로 하였다.

• 한국통신학회논문지
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• 제11권1호
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• pp.16-24
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• 1986

본 연구는 버퍼 삽입 프로토콜을 사용한 LAN시스템을 모델링하여 그 모델에 대한 큐잉지연 시간과 응답시간을 도출하여, 파라메터 값을 변화시키면서 throughput rate에 대한 응답 시간 특성을 구하여 performance를 분석하였다. 응답시간은 Data rate를 높일 때 개선되었고, ACK신호를 호스트에서 전송할 경우에 비해 Network Interface Unit(NIU)에서 보낼 경우 챈널 Udilization이 0.8 부근에 이를 때까지 0.7mesc정도 개선되었다. 또한, 버퍼 삽입 프로토콜을 구현하기 위한 H/W구성에 대하여 연구하였다.

• 한국정보과학회논문지:시스템및이론
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• 제27권7호
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• pp.684-694
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• 2000

저 전력회로의 설계를 위해서, 전체 회로의 면적을 줄임으로써 용량성 부하(capacitance)값을 줄이는 방법으로 적절한 트랜지스터를 선택하여 사이징하는 방법을 이용할 수 있는데, 이 때 트랜지스터 사이징을 수행하면서 적당한 위치에 버퍼를 삽입하여주면 더 좋은 결과를 가져올 수 있다. 본 논문은 TILOS 알고리즘을 이용하여 트랜지스터 사이징(sizing)을 수행하는 동시에 버퍼의 삽입을 수행하는 알고리즘 두 가지를 소개하고 이 두 방법을 비교한다. 그 첫 번째 방법은 Template Window를 이용하여 직접 시뮬레이션하는 방법이고 다른 하나는 보외법(Extrapolation)을 이용하는 방법이다. 이와 같이 버퍼를 삽입하면서 트랜지스터 사이징을 수행한 결과, 버퍼를 삽입하지 않을 때 보다 10-20%의 면적감소를 얻었을 수 있었으며 보외법을 이용한 방법 보다 Template Window를 이용했을 때 더 좋은 결과를 얻을 수 있었다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1984년도 추계학술발표회논문집
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• pp.7-10
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• 1984

In this paper, the advantages of buffer insertion access method in comparison with other access methods to local area networks are analyzed. Sending and Receiving protocols in a data link layer are designed by a software method, We have derived both qeueing delays and the response time for the performance model that is proposed in this paper, and using the computer simulation, analyzed the performance for the proposed model in terms of the throughput rate- response time characteristrics. Based on the proposed model, the hardware design is implemented.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.73-82
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• 2003

본 논문에서는 매크로 또는 IP 블록 같은 장애물로 인하여 버퍼삽입과 배선에 제한이 있는 환경에서 연결 지연시간을 최소화하기 위한 배선 및 버퍼삽입위치를 동시에 구하는 방법을 제안한다. 제안한 방법에서는 새로운 격자그래프를 도입하여 배선 또는 버퍼삽입이 불가능한 영역을 효과적으로 표현하고 이 격자그래프 상에서 동적 프로그래밍을 사용하여 배선 트리의 구성과 동시에 버퍼의 삽입여부 및 위치를 구한다. 제안한 방법은 기존 방법에 비하여 유사한 배선길이 및 작은 수의 버퍼를 삽입하면서도 평균 19% 정도의 여유 지연시간이 향상되었다.