• 전자공학회논문지C
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• 제35C권11호
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• pp.39-47
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• 1998

본 논문에서는 공유 버퍼 ATM 스위치를 위한 파이프라인 방식의 고속 메모리 구조를 제안하고 설계하였다. 제안된 메모리 구조는 빠른 동작 속도와 용량 가변성을 지원하여 공유 버퍼 ATM 스위치가 가지는 메모리 cycle time의 제한을 극복하였다. 본 메모리 구조가 지원하는 용량 가변성은 ATM 스위치에서의 교환 성능 가변성을 제공한다. 본 메모리 구조는 작은 메모리 bank들로 이루어진 2차원 배열 구조를 가진다. 메모리 용량은 부가적인 메모리 bank들을 추가하여 메모리 bank들의 배열 크기를 증가 시킴으로 인해 증가된다. 설계된 파이프라인 방식의 메모리는 4160 bit 메모리 bank를 16개 이용하여 4 × 4의 배열로 설계하였고 전체 용량은 65 Kbit이다. 레이아웃후 시뮬레이션을 통한 최대 동작 속도는 5 VV/sub dd/ 및 25℃에서 4ns이다. 설계된 메모리는 공유 가변 버퍼 ATM 스위치의 시험 설계된 칩에 내장되었다. 시험 설계된 칩은 0.6 ㎛ 2-metal 1-poly CMOS 공정 기술을 이용하여 설계하였다.

• 대한임베디드공학회논문지
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• 제11권6호
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• pp.353-359
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• 2016

In this paper, we propose a high performance L1 cache structure for the high clock CPU. The proposed cache memory consists of three parts, i.e., a direct-mapped cache to support fast access time, a two-way set associative buffer to reduce miss ratio, and a way-select table. The most recently accessed data is stored in the direct-mapped cache. If a data has a high probability of a repeated reference, when the data is replaced from the direct-mapped cache, the data is stored into the two-way set associative buffer. For the high performance and fast access time, we propose an one way among two ways set associative buffer is selectively accessed based on the way-select table (WST). According to simulation results, access time can be reduced by about 7% and 40% comparing with a direct cache and Intel i7-6700 with two times more space respectively.

• 한국전기전자재료학회논문지
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• 제16권10호
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• pp.865-870
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• 2003

The MFIS (Metal-Ferroelectric-Insulator-Semiconductor) capacitors were fabricated using a metalorganic decomposition method. Thin layers of CeO$_2$ were deposited as a buffer layer on Si substrate and BLT thin films were used as a ferroelectric layer. The electrical and structural properties of the MFIS structure were investigated. X -ray diffraction was used to determine the phase of the BLT thin films and the quality of the CeO$_2$ layer. The morphology of films and the interface structures of the BLT and the CeO$_2$ layers were investigated by scanning electron microscopy. The width of the memory window in the C-V curves for the MFIS structure is 2.82 V. The experimental results show that the BLT-based MFIS structure is suitable for non-volatile memory FETs with large memory window.

• 대한임베디드공학회논문지
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• 제7권4호
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• pp.201-207
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• 2012

Currently, NAND Flash memory has been widely used in consumer storage devices due to its non-volatility, stability, economical feasibility, low power usage, durability, and high density. However, a high capacity of NAND flash memory causes the high power consumption and the low performance. In the convention memory research, a hierarchical filter mechanism can archive an effective performance improvement in terms of the power consumption. In order to attain the best filter structure for NAND flash memory, we selected a direct-mapped filter, a victim filter, a fully associative filter and a 4-way set associative filter for comparison in the performance analysis. According to the results of the simulation, the fully associative filter buffer with a 128byte fetching size can obtain the bet performance compared to another filter structures, and it can reduce the energy*delay product(EDP) by about 93% compared to the conventional NAND Flash memory.

• 한국컴퓨터정보학회논문지
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• 제14권3호
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• pp.41-49
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• 2009

플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량저장매체로 그 중요성 및 수요에 대한 요구가 증대되고 있다. 이 연구는 하드디스크 대용을 위한 플래시 메모리 시스템을 구현하기 위하여 공간적 스마트 버퍼시스템을 통한 적극적인 공간적 지역성의 동적 페칭으로 고성능 플래시 메모리 설계에 목적이 있다. 제안된 플래시 메모리 시스템은 시간적 지역성을 위한 희생 버퍼, 공간적 지역성을 위한 공간적 버퍼 그리고 동적 페칭 유닛으로 이루어져 있다. 우리는 적극적인 동적 페칭을 위해 새로운 페칭 알고리즘을 제안한다. 즉, 새로운 구조와 새로운 알고리즘을 통하여 하드디스크 대용의 플래시 메모리 사용시 고려되어져 야 할 플래시 메모리의 단점을 줄여 범용 및 미디어 응용군에서 모두 고성능 효과를 이룰 수 있었다. 시뮬레이션 결과평균 접근실패율의 경우 미디어 응용군에 대해 기존의 스마트 버퍼시스템에 비해 25%감소 효과를 얻을 수 있었고, 평균 메모리 접근 시간의 경우스마트 버퍼시스템에 비해 35% 감소 효과를 얻을 수 있었다. 일반 범용 응용군에서도 30% 이상의 향상된 평균 메모리 접근 시간을 보였다.

• 대한임베디드공학회논문지
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• 제11권4호
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• pp.209-218
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• 2016

This paper proposes a new lifetime aware buffer mapping method of a synchronous dataflow (SDF) graph on a hybrid memory system with DRAM and PRAM. Since the number of write operations on PRAM is limited, the number of written samples on PRAM is minimized to maximize the lifetime of PRAM. We improve the utilization of DRAM by mapping more buffers on DRAM through buffer sharing. The problem is formulated formally and solved by an optimal approach of an answer set programming. In experiment, the buffer mapping method with buffer sharing improves the PRAM lifetime by 63%.

• 디지털콘텐츠학회 논문지
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• 제14권2호
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• pp.215-222
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• 2013

낸드 플래시 기반 SSD는 HDD와 비교하여 많은 장점을 가지고 있다. 하지만 임의 접근 쓰기 요청은 임의 접근 읽기 요청이나 연속 접급 쓰기와 읽기에 비하여 SSD의 접근성을 떨어뜨리고 수명을 단축시키는 문제점을 발생시킨다. 이런 문제점을 해결하기위해 SSD 내부에서는 낸드 플래시 메모리의 일부분을 로그 블록으로 관리하는 기법과 DRAM 혹은 비휘발성 메모리를 쓰기 버퍼로 관리하는 기법들이 제안되었다. 하지만 지금까지 로그 블록 관리와 쓰기 버퍼 관리는 다른 계층에서 연구되어왔다. 즉 로그블록 관리는 쓰기 버퍼의 상태를 고려하지 않았고 또한 쓰기 버퍼 관리 기법도 로그 블록의 상태를 고려하지 않았다. 본 논문에서는 처음으로 로그 블록과 쓰기 버퍼 사이의 관련성을 통해 두 계층의 통합관리의 필요성을 제시한다. 그리고 통합된 쓰기 버퍼 설계를 위해 세 가지 고려해야할 사항을 제공한다.

• 한국정보과학회논문지:데이타베이스
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• 제37권6호
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• pp.308-314
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• 2010

최근 들어, 플래시메모리의 가격이 지속적으로 낮춰지고, 플래시메모리 기반 SSD 컨트롤러 기술이 급격하게 발전하면서 중저가의 고성능 플래시 SSD가 시장에 널리 보급되고 있다. 하지만, 데이터베이스 분야에서 가격 동의 이유로 당분간 플래시 SSD가 하드디스크를 완전히 대체하기는 쉽지 않을 것이다. 대신 플래시 SSD의 빠른 성능을 캐시 용도로 활용하는 접근법이 현실적이고, 실제로 하드디스크와 플래시메모리를 하이브리드 형태로 사용하는 접근법들이 제시되었다. 본 논문에서는 기존의 접근법들과는 달리, 플래시 SSD를 데이터베이스의 버퍼에서 밀려나는 페이지들을 순차적으로 저장하고, 재 참조될 때 하드디스크 대신 플래시 SSD에서 읽혀지도록 하는 확장 버퍼 아키텍처를 제안한다. 플래시 SSD를 저장장치 레벨에서 캐시로 사용하는 기존 방법들에 비해, 플래시 SSD를 호스트 시스템에서 확장 버퍼로 사용함으로써 원기 측면에서 주 버퍼에서 밀려나는 웹 페이지(warm page)들에 대해 상당한 성능 개선을 이룰 수 있다. TPC-C 트레이스를 사용한 시뮬레이션 결과, 주 버퍼에 없는 페이지들이 확장 버퍼에서 찾아지는 적중률이 60%를 넘는 사실을 알 수 있었다. 이 확장 버퍼 아키텍처는, 동일한 비용을 지불하는 다른 접근법, 즉 DRAM을 버퍼로 추가하는 기법과 하드디스크를 추가하는 기법에 비해 가격 대비 성능 개선 효과가 높다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.14-24
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• 2009

System on panel 프레임 버퍼를 위한 메모리 셀 어레이와 주변회로가 설계되었다. 또한, system on panel 공정의 낮은 yield를 극복하기 위해, 블럭 단위의 parallel test 방안이 제안되었다. 기존의 메모리 테스트 보다 빠르게 fault detection이 가능하며, 다양한 embedded memory나 일반 SRAM 테스트 분야에도 적용 가능하다. 또한 기존의 다양한 test vector pattern이 그대로 적용될 수 있어 fault coverage가 높고, 최근의 추세인 hierarchical bit line과 divided word line 구조에도 적용될 수 있다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권11호
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• pp.5271-5289
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• 2016

On large-scale data analysis platforms deployed on cloud infrastructures over the Internet, the instability of the data transfer time and the dynamics of the processing rate require a more sophisticated data distribution scheme which maximizes parallel efficiency by achieving the balanced load among participated computing elements and by eliminating the idle time of each computing element. In particular, under the constraints that have the real-time and limited data buffer (in-memory storage) are given, it needs more controllable mechanism to prevent both the overflow and the underflow of the finite buffer. In this paper, we propose an auto regulated data provisioning model based on receiver-driven data pull model. On this model, we provide a synchronized data replenishment mechanism that implicitly avoids the data buffer overflow as well as explicitly regulates the data buffer underflow by adequately adjusting the buffer resilience. To estimate the optimal size of buffer resilience, we exploits an adaptive buffer resilience control scheme that minimizes both data buffer space and idle time of the processing elements based on directly measured sample path analysis. The simulation results show that the proposed scheme provides allowable approximation compared to the numerical results. Also, it is suitably efficient to apply for such a dynamic environment that cannot postulate the stochastic characteristic for the data transfer time, the data processing rate, or even an environment where the fluctuation of the both is presented.