• KSII Transactions on Internet and Information Systems (TIIS)
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• 제17권6호
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• pp.1600-1619
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• 2023

Organizations and other institutions have recently started using cloud service providers to store and share information in light of the Internet of Things (IoT). The major issues with this storage are preventing unauthorized access and data theft from outside parties. The Block chain based Security Sharing scheme with Data Access Control (BSSDAC) was implemented to improve access control and secure data transaction operations. The goal of this research is to strengthen Data Access Control (DAC) and security in IoT applications. To improve the security of personal data, cypher text-Policy Attribute-Based Encryption (CP-ABE) can be developed. The Aquila Optimization Algorithm (AOA) generates keys in the CP-ABE. DAC based on a block chain can be created to maintain the owner's security. The block chain based CP-ABE was developed to maintain secures data storage to sharing. With block chain technology, the data owner is enhancing data security and access management. Finally, a block chain-based solution can be used to secure data and restrict who has access to it. Performance of the suggested method is evaluated after it has been implemented in MATLAB. To compare the proposed method with current practices, Rivest-Shamir-Adleman (RSA) and Elliptic Curve Cryptography (ECC) are both used.

• 한국콘텐츠학회논문지
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• 제7권2호
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• pp.92-99
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• 2007

본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는71MHz에서 기존의 128-bit ARIA구조의 9.7%인 61.46mW으로 나타났다. 이 저전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.

• 인터넷정보학회논문지
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• 제6권3호
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• pp.1-16
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• 2005

본 논문은 모바일 전자 상거래 환경에서 투자 신탁을 위한 MDIT(Mobile Digital Investment Trust) 에이전트 설계를 제안하고 또한 이 MDIT에서 모바일 전자 상거래 환경이 가지고 있는 기억 장치 용량, CPU 처리 속도 문제, 그리고 보안 강화 문제점을 해결하기 위해, 비밀키 암호 알고리즘인 3BC(Bit, Byte end Block Cypher)와 공개키 알고리즘인 F2mECC 설계를 제안한다. 특히, MDIT는 모바일 전자상거래에 투자 신탁의 개념을 도입한 은행 업무 보안 프로토콜로서 공개키 알고리즘인 ECC를 이용해 공유 비밀키를 생성한 후, 이 값을 공유 비밀키를 대칭키로 사용하는 블록 암호화 기법인 3BC에 사용하여, 보안 기능을 강화시키고, 처리속도를 감소시킨 MDIT 보안 에이전트를 구축하였다.

• 한국콘텐츠학회논문지
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• 제9권11호
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• pp.74-79
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• 2009

본 논문은 HIGHT 블록 암호 알고리즘의 성능 개선을 위하여 하드웨어 구조와 키 스케줄의 공유를 위한 FSM을 제안하였다. 또한 HIGHT 블록 암호 알고리즘을 RFID 시스템에 적용하였을 때 사용 가능한 효과적인 프로토콜을 도입하였다. 개선된 HIGHT 블록 암호 회로의 하드웨어 크기는 RFID 태그에 적용 가능한 작은 크기를 가지면서 기존의 HIGHT 블록 암호 회로에 비해 암호화 성능을 두 배로 향상시켰다. 제안하는 프로토콜은 무선 주파수 통신으로 인한 보안의 취약성을 극복하여 RFID 태그의 개인정보에 대한 보안을 강화할 수 있다.

• 한국콘텐츠학회논문지
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• 제8권10호
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• pp.37-44
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• 2008

논문은 암호문 송신 중 전송 오류에 의한 암복호화의 문제에 대한 해결책을 제시 한다. 블록 암호 알고리즘은 산사태(avalanche) 효과로 인해 단일 비트 오류에 대해서도 많은 비트에 오류를 발생시킨다. 이를 해결하기 위해 재배열 과정과 간단한 오류 정정 코드를 이용해서 산사태(avalanche) 효과에 강인한 방안을 제안한다. 재배열 과정은 간단한 오류 정정 코드를 사용하기 위한 것이다. 재배열 과정은 한 프레임 내에서 전송의 기본 단위인 n-비트 블록 내에 1비트의 단일 오류만이 존재 할 수 있도록 오류를 여러 단위에 분산시키는 역할을 하게 된다. 즉, n-비트 내에서 단일 오류만이 존재하게 되어 단일 오류 정정 코드로 쉽게 복원이 가능하게 된다. 이 방식은 보다 큰 데이터 단위에 확장하여 사용 될 수 있다.

• 정보보호학회논문지
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• 제14권5호
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• pp.153-164
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• 2004

온라인 게임과 같이 대규모로 데이터를 주고받는 클라이언트-서버 구조의 서비스에서 정보 보호를 위해 패킷을 암호화하면 암호화로 인해 서버에 과도한 부하가 유발되고 서비스에 심각한 문제가 생길 수 있다. 따라서 데이터의 보안 요구에 맞게 보다 효율적인 암호화 기법을 사용하여 암호화 부하를 되도록이면 줄이는 것이 필요하다. 본 논문에서는 암호화로 인한 부하를 줄이는 방법으로 복수의 암호 알고리즘을 이용하여 데이터의 보안 요구에 따라 암호화 체계를 달리하는 패킷 암호화 기법을 제안한다. 이러한 기법은 중요도가 서로 다른 다양한 종류의 데이터들이 끊임없이 전송되는 클라이언트-서버 구조의 인터넷 서비스에서 잘 적용될 수 있다. 실험을 통하여 본 논문에서 제안한 방법의 효율성을 정량적으로 검증한다.

• 한국정보과학회논문지:시스템및이론
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• 제31권7호
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• pp.402-413
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• 2004

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED를 소형 내장형(8-bit/ 16-bit) 시스템에 탑재하도록 저가의 FPGA로 구현하는 방법을 제안한다. 대부분 8-bit 또는 16-bit의 소규모 내장형 시스템들의 프로세서들은 그 저장용량과 처리속도의 한계 때문에 상대적으로 계산양이 많아 부담이 되는 암호화 과정은 별도의 하드웨어 처리기를 필요로 한다. SEED 회로가 다른 논리 블록들과 함께 하나의 칩에 집적되기 위해서는 적정한 성능을 유지하면서도 면적 요구량이 최소화되는 설계가 되어야 한다. 그러나, 표준안 사양의 구조대로 그대로 구현할 경우 저가의 FPGA에 수용하기에는 면적 요구량이 지나치게 커지게 되는 문제점이 있다. 따라서, 본 논문에서는 면적이 큰 연산 모듈의 공유를 최대화하고 최근 시판되는 FPGA 칩의 특성들을 설계에 반영하여 저가의 FPGA 하나로 SEED와 주변 회로들을 구현할 수 있도록 설계하였다. 본 논문의 설계는 Xilinx 사의 저가 칩인 Spartan-II 계열의 XC2S100 시리즈 칩을 대상으로 구현하였을 때, 65%의 면적을 차지하면서 66Mpbs 이상의 throughput을 내는 결과를 얻었다. 이러한 성능은 작은 면적을 사용하면서도 목표로 하는 소형 내장형 시스템에서 사용하기에 충분한 성능이다.