• 한국산업정보학회논문지
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• 제17권3호
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• pp.9-17
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• 2012

본 논문에서는 암호와 복호 과정이 동일한 SPN 구조 256 비트 블록 암호 알고리즘인 가칭 XSB(eXtended SPN Block cipher)를 제안한다. XSB는 짝수 N 라운드로 구성하고, 1 라운드부터 N/2-1 라운드까지는 전함수를 적용하고, N/2+1 라운드부터 N 라운드까지는 후함수를 적용한다. 각 라운드는 키 합산층, 치환층, 바이트 교환층 및 확산층의 네 단계로 구성한다. 또한 전함수단과 후함수단 사이에 대칭 블록을 구성하는 대칭단을 삽입한다. 대칭단은 간단한 비트 슬라이스 대합 S-박스로 구성한다. 비트 슬라이스 대합 S-박스는 Square 공격, 부매랑 공격, 불능차분 공격 등의 공격을 어렵게 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1979년도 하계 전자.전기연합학술발표회논문집
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• pp.94-103
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• 1979

A 16-bit computer system, called X77, is designed and constructed using bit-slice micro-slice microprogrammable. A cross-assembler/simulator software has been implemented and used to debug the entire system design including actual microcodes prior to hardware realizations. Prototypes of X77 CPU, I/O processing subsystem and their interconnections have been constructed and are in the process of being debugged.

• 정보보호학회논문지
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• 제22권3호
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• pp.495-504
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• 2012

본 논문에서는 국제 표준 블록 암호 알고리즘인 HIGHT를 CPU 및 GPU 상에서 소프트웨어로 고속화 구현하기 위한 다양한 방법을 시도한다. 먼저 CPU 상에서는 32비트 및 64비트 운영체제를 고려하고 비트 슬라이싱 및 바이트 슬라이싱 기법을 적용한다. 이들 최적화 기법의 적용 결과, Intel core i7 920 CPU 상에서 64비트 운영체제를 이용할 경우 최대 1.48Gbps의 속도를 보여 슬라이싱이 적용되지 않은 기존 구현에 비해 최대 2.4배 빠른 성능을 확인할 수 있었다. 한편 GPU 상에서는 NVIDIA의 CUDA 라이브러리를 활용하였으며, 서브키 및 F 함수를 위한 룩업 테이블 등과 같이 자주 사용되는 데이터를 공유 메모리에 저장하여 사용하고, 전역 메모리에서 데이터를 읽어올 때는 통합 접근(coalesced access) 기법을 사용하는 등 최적화 기법들을 적용해 구현하였다. 특히 본 논문은 GPU 상에서 HIGHT를 최적화한 최초의 결과로, GPU 상에서도 바이트 슬라이싱 기법을 적용할 경우 단순 구현 결과보다 20% 이상 빠른 성능을 확인할 수 있었으며, CPU에 비해서는 약 31배 빠른 결과를 얻을 수 있었다.

• 대한전기학회논문지
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• 제33권2호
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• pp.62-69
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• 1984

In this paper we present a microprocessor-based interpolator using algebraic arithmetic method. The interpolator consists of 2900 "bit-slice" microprocessor chips and 0.5K ROMs of 36-bit microprogram memory. The system design is an instuction-data-based architecture with 250ns cycle time. A significant feature of the interpolator is that it has flexibility, very fast interpolation speed of 250 K pulses/sec, and performs additional functions simultaneously. Throughout the paper detailed explanations are given as to how one can design the hardware and software, and experimental results are presented.presented.

• 한국음향학회지
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• 제3권1호
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• pp.43-54
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• 1984

본 논문에서는 음성파형 부호화기의 성능을 실시간 측정하기 위한 시스템의 구현에 관하여 연구 하였다. 본 장비는 "bit slice" 마이크로프로세서로 설계되었다. 개발된 시스템으로 세 개의 codec의 성능 을 측정하였으며 이 결과를 distortion analyzer로 측정한 결과와 비교하였다. 개발된 장비는 음성 부호 화기의 성능시험을 위한 주관적 청취시험 과정을 피할 수 있게 되었다.

• 대한전자공학회논문지
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• 제21권6호
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• pp.7-16
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• 1984

본 논문에서는 디지탈 자동 음성 응답장치의 개발에 관하여 전반적인 사항을 기술하였다. 개발된 디지탈 음성 응답 장치는 전화국에서 가입자가 전화번호를 문의하였을 때 자동 응답할 구 있도록 특별히 구성된 시스템이다. 본 시스템의 구현 algorithm으로는 pitch predictive loop(PPL)을 가지는 RELP(residual excited linear pediction)방식을 사용하였는데 system memory는 비교적 적은 반면 음질은 아주 좋은 것이 개발된 자동 응답기의 큰 장점이라 하겠다. Hardware는 bit-slice microprocessor를 사용한 음성 합성기와 controller 및 I/O로 이루어져 있는데 이들은 실시간 신호처리와 시스템의 적응성 및 신뢰성을 고려하여 설계하였다.

• 한국통신학회논문지
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• 제30권8C호
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• pp.810-823
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• 2005

패킷 손실망을 통한 비디오 전송시 중복 패킷 전송에 의하여 복구에 소요되는 불필요한 시간지연을 방지하고 손실된 패킷에 대한 강인한 복구 성능을 얻을 수 있다. 그러나 이 방법의 단점은 중복적인 데이터 전송으로 전송 데이터량이 증가하여 망에서의 트래픽량을 증가시키는 것이다. 본 논문에서는 중복 전송 기법을 위한 효과적인 중복 데이터 생성, 패킷화 및 전송원리를 제안한다. 제안된 방법은 영상 재생을 위해 필요한 중요한 부호화 정보만을 중복 패킷화하여 전송함으로써 중복 데이터 생성을 위해 필요한 추가 비트량을 감소시킨다. 또한 중복 데이터 전송을 위해 필요한 패킷화 과정에서 이전 영상의 중복 데이터를 현재 영상의 패킷에 포함시켜 패킷화 하는 Piggyback 패킷화 개념을 도입하여 패킷 오버헤드를 급격히 감소시킨다. 실험결과를 통해 제안된 중복 패킷 전송 방법은 단일 패킷 전송 방법에 비해 적은 량의 추가적인 비트량으로 패킷 손실 환경에서 매우 우수한 복구 특성을 보임을 확인한다.

• 정보보호학회논문지
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• 제24권1호
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• pp.15-29
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• 2014

스마트기기를 기반으로 한 사회적, 경제적 활동이 증가함에 따라 다양한 플랫폼에서의 사용자 프라이버시에 대한 안전성과 신뢰성 등의 문제가 대두되고 있다. 이에 따라 정보보호를 목적으로 한 국내 표준 암호 알고리즘들이 개발되었고 이를 다양한 환경에서 얼마나 효율적으로 구현하느냐 또한 중요한 이슈가 되었다. 또한 국내 암호 모듈의 사용이 권장됨에 따라 다양한 환경에서의 SEED와 ARIA의 설계와 구현방식이 논의되고 연구가 되고 있다. SEED와 ARIA는 국내 암호 표준으로써 128비트의 평문을 암호화하며 각각 Feistal, SPN 구조로 이루어져 있는 블록 암호 알고리즘이다. 본 논문은 국내 알고리즘인 SEED와 ARIA를 GEZEL 언어를 이용하여 구현한 첫 논문으로서 GEZEL을 이용한 설계방법과 특징을 구체적으로 설명하고, GEZEL을 이용한 개발의 효율성 및 유연성을 보였다. GEZEL로 구현한 SEED는 69043slice의 면적과 146.25Mhz의 최대 동작 주파수로 동작했고, ARIA는 7282 slice의 면적과 286.172Mhz의 최대 동작 주파수로 동작했다. 또한, SEED는 시그널플로우 방식으로 설계 시 296%가량 속도가 향상되었다.

• 한국정밀공학회지
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• 제1권2호
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• pp.69-74
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• 1984

In this paper we present a microprocessor-based interpolator using algebraic arithmetic method. The interpolator consists of 2910 "bit-slice" microprocessor chips and 0.5K ROMs of microprogram memory. The system design is an instruction-data-based architecture with 250ns cycle time. A significant feature of the interpolator is that it has flexibility, very fast interpolatioon speed of (max) 250K pulses/sec, and performs additional functions simultaneously. Throughout the paper detailed explanations are given as to how one can design the hardware and software of the interpolator efficently. In addi- tion to hardware and software design, experimental results are pressented.ressented.

• ETRI Journal
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• 제6권3호
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• pp.9-16
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• 1984

This paper describes $\mu$-law PCM/ADPCM Code Conversion System. The system algorithm is computer-simulated, and with the result of simulation the system is designed by using the Am 2900 family's Bit-Slice Microprocessors which have a high-speed processing power. The ADPCM algorithm is based on Jayant's model and the converting algorithm between $\mu$-law PCM and linear PCM is developed according to the CCITT Recommendation G. 711.