• 정보보호학회논문지
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• 제18권2호
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• pp.3-10
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• 2008

유한체 $GF(2^m)$의 원소를 표현하기 위한 기저선택은 곱셈기의 효율성에 영향을 미친다. 이중에서 여분표현을 이용한 곱셈기는 모듈러 감산을 빠르게 구성할 수 있는 특징을 이용하여 시간-공간의 trade-off를 효율적으로 제공한다. 따라서 여분표현을 이용한 기존의 곱셈기는 다른 기저로 표현한 곱셈기보다 시간 복잡도 상의 효율성을 제공하나 공간 복잡도가 많이 늘어나는 단점을 가진다. 본 논문에서는 다항식 지수승 연산이 많이 사용된다는 것을 감안해 Left-to-Right 형태의 지수승 환경에 적합한 시간-공간 복잡도 상의 효율성을 가지는 새로운 비트-병렬 곱셈기를 제안한다. 제안하는 곱셈기는 $T_A+({\lceil}{\log}_2m{\rceil})T_x$ 시간 복잡도와 (2m-1)(m+s) 공간 복잡도를 요구하며 ESP(Equally Spaced Polynomial) 기약다항식 기반의 기존 여분표현 곱셈기와 비교해 공간 복잡도는 $2(ms+s^2)$ 감소하며, 시간복잡도는 $T_A+({\lceil}{\log}_2(m+s){\rceil})T_x$에서 $T_A+({\lceil}{\log}_2m{\rceil})T_x$로 감소된다. ($T_A$:2개의 입력에 1개의 출력인 AND 게이트 시간, $T_x$:2개의 입력에 1개의 출력인 XOR 게이트 시간이며 m:ESP기약 다항식 차수, s: ESP기약 다항식의 각항의 차수 간격)

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.72-81
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• 2002

이 논문은 저전력 마이크로 컨트롤러의 coprocessor로 동작하는 고성능 DSP의 아키텍쳐 구조를 제안한다. 제안된 DSP 아키텍쳐는 DSP 응용 분야의 기본 수식인 곱의 합을 고속으로 수행할 수 있도록 MAC(Multiply and Accumulate) 유닛 두 개를 갖는 dual MAC 아키텍쳐 구조이면서, 곱셈기와 덧셈기를 병렬적으로 배치시킨 특징을 갖는다. 그리고 한번에 최대 3개의 명령어를 동시에 수행할 수 있으면서도 명령어 길이는 31 비트로 고정된 3웨이 수퍼스칼라 구조를 갖는다. 현재 상용되고 있는 세 개의 DSP들과 의 벤치마크 결과, 제안된 DSP 구조가 가장 좋은 성능을 보여주었다. 또한, 특정 알고리듬에 대해서 성능이 같아도 메모리 사용량에 있어 효율적인 구조라는 것을 보여준다.

• 정보보호학회논문지
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• 제26권1호
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• pp.31-39
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• 2016

해시함수는 인증, 서명, 데이터 무결성 등을 수행하기 위해 반드시 필요한 암호학적 프리미티브이다. 2005년 중국의 Wang교수에 의해 MD5와 SHA-1과 같은 구조에 대해 충돌쌍 공격이 제기됨으로써 NIST는 SHA-3 프로젝트를 진행하여 Keccak을 새로운 표준 해시함수로 선정하였다. 또한 국내의 경우 국가보안기술연구소에서는 높은 안전성과 효율성을 제공하는 해시함수 LSH를 개발했다. LSH는 초기화, 압축, 완료함수로 이루어지며 함수 내에서 mod $2^W$상에서의 덧셈, 비트단위 순환, 워드 단위 순환 및 xor연산을 수행한다. 이러한 연산은 동시에 독립적으로 수행될 수 있으며 병렬화가 가능하다. 본 논문에서는 LSH를 분석하여 구조적인 측면에서 속도를 개선할 수 있는 방법을 제안하고 SIMD의 SSE와 AVX를 활용하여 LSH 함수를 병렬 구현한다.

• 전자공학회논문지SC
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• 제39권1호
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• pp.66-75
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• 2002

IEEE 802.11a에 의해 규정되어진 데이터 전송속도 12Mbps, 부호화 율 1/2, 구속장이 7인 무선 LAN용 비터비 디코더의 이론적인 성능분석을 위해서 Cramer법칙을 이용하여 전달함수를 구하고 가산성 백색 가우시안 잡음 환경하에서 각 구속장 별 첫 번째 사건에서의 에러 확률과 비트 에러 확률을 구하였다. 설계과정에서는 4 비트 연성판정을 위해 입력 심볼을 16단계로 양자화 하였으며, 역 추적을 위한 방식으로 메모리를 사용하는 대신 레지스터 교환방식을 사용함으로써 다수결 결정이 가능한 구조를 제시하였다. 구현과정에서는 12Mbps 고속의 데이터를 처리하기 위해 파이프 라인을 적용한 병렬구조를 갖는 비터비 디코더와 가산성 백색 가우시안 잡음 설계를 FPGA 칩을 사용하여 구현하여 실시간 환경에서 성능검증을 하였다.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.40-47
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• 2006

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 곱셈의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 곱셈기를 제안한다. 제안된 유한체 곱셈기는 표준기저 방식을 사용하였으며 수학적 정리를 통해 보다 효율적인 알고리즘을 제안하고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 곱셈기 및 직렬 곱셈기, 시스톨릭 곱셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 곱셈기를 설계하였으며, 하이닉스 $0.35{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.35-42
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• 2007

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 나눗셈 연산의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 나눗셈기를 제안한다. 제안된 유한체 나눗셈기는 유클리드 알고리즘과 표준기저 방식을 사용하였다. 수학적 정리를 통한 효율적인 알고리즘과 Radix-4에 맞는 새로운 카운터 구조를 제안하였고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 및 직렬 나눗셈기, Digit-serial 시스톨릭 나눗셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 나눗셈기를 설계하였으며, 동부아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 전자공학회논문지
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• 제51권9호
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• pp.75-81
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• 2014

적분영상은 입력영상의 픽셀 값을 기준좌표부터 순차적으로 누적하여 만든 영상으로, Haar-like features와 같은 네모난 박스 모양의 필터 연산을 효율적으로 처리하기 위하여 사용된다. 그러나 적분영상은 입력영상보다 3배 이상 많은 메모리를 소모하기 때문에, 메모리 자원이 제한적인 하드웨어 설계 환경에서는 사용이 어렵다. 본 논문에서는 효율적인 메모리 사용을 위한 적분영상 하드웨어 설계 방법을 제안한다. 해당 방법은 적분영상 이외에 세로적분영상과 가로적분영상을 생성하고, 입력영상을 재사용 하는 방법을 사용한다. 그리고 박스 필터의 크기에 따라 modulo 연산을 적용하여 적분영상의 데이터 크기를 줄이는 방법을 함께 적용하였다. 적분 영상 데이터를 읽기 위해 나누어진 영상 데이터를 다시 덧셈해야하는 연산 오버헤드가 발생하지만, 4개의 데이터를 단순히 더하는 연산이므로 병렬처리가 가능한 하드웨어 환경에서는 큰 영향을 미치지 않는다. Xilinx사의 Virtex5-LX330T를 대상으로 실험한 결과 $640{\times}480$ 크기의 8bit gray-scale 입력영상에서 최대 $32{\times}32$ 크기의 필터사용을 기준으로 50%의 적분영상 메모리를 감소시킬 수 있다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.50-59
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• 2000

스테레오 영상(stereo image)이란 같은 물체나 장면을 담고있는 서로 다른 시점의 두 영상이며 스테레오 영상에서 깊이 정보를 얻어내는 것을 스테레오 비전(stereo vision)이라 한다. 스테레오 비전에서 가장 중요한 과정은 두 영상에서 서로 일치하는 점을 찾아내는 스테레오 정합(stereo matching)이다. 그러나, 스테레오 정합은 매우 많은 계산을 필요로 하기 때문에 실시간으로 정합하기 어렵다. 본 논문에서는 실시간으로 스테레오 정합을 처리할 수 있는 스테레오 영상 정합 프로세서(stereo image match procesor：SIMP)를 설계하고 구현하였다. 이를 위해 슬라이딩 메모리(sliding memory)와 최소 선택 트리(minimum selection tree)를 제안하였고 파이프라인 구조(pipeline architecture)와 병렬 처리 기법을 이용하였다. SIMP의 입력은 64 그레이 레벨인 두 개의 64×64 스테레오 영상이고 출력은 최대 7의 값을 가지는 변이(disparity)와 12비트의 주소로 이들을 이용하여 64×64 변이도(disparity map)를 구성할 수 있다. SIMP는 약 240 프레임/초의 속도로 스테레오 영상을 처리할 수 있다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.