• 정보처리학회논문지C
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• 제14C권4호
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• pp.371-382
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• 2007

본 논문에서는 주기 및 비주기 태스크의 효율적인 관리를 제공하는 실시간 센서 노드 플랫폼을 설계하고 구현하였다. 기존 센서 노드의 소프트웨어 플랫폼은 제한된 센서 노드의 자원을 효율적으로 사용하기 위하여 메모리 및 전력 소비량의 최소화에만 초점을 두었기 때문에 태스크의 실시간성과 빠른 평균 응답시간을 보장하는 실시간 센서 노드의 소프트웨어 플랫폼에는 적합하지 않다. 이에 본 논문에서는 센서 노드의 소프트웨어 플랫폼으로 많이 사용되고 있는 TinyOS 기반에서 태스크의 실시간성과 빠른 평균 응답시간을 보장할 수 있는 기법과 한계를 분석하였으며, 모든 주기 태스크가 마감시한 내에 실행이 완료되는 것을 보장하고 비주기 태스크의 응답시간을 최소화하는 실시간 센서 노드 플랫폼을 제안하였다. 본 논문에서 제안한 플랫폼은 Atmel사의 초경량 8비트 마이크로프로세서인 Atmega128L이 탑재된 센서 보드에서 구현되었다. 구현된 실시간 센서 플랫폼의 성능을 분석한 결과, 모든 주기 태스크의 마감시한 보장을 제공함과 동시에 향상된 비주기 태스크의 평균 응답시간과 낮은 시스템의 평균 처리기 이용률을 확인할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.54-56
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• 2015

본 논문은 두 노드가 하나의 중계기를 통하여 서로 데이터를 주고받는 양방향 중계 네트워크에서 중계기의 안테나의 개수가 2개 이상인 다중 안테나 환경을 고려하여 물리계층 네트워크 코딩 기법을 제안한다. 본 논문에서는 양방향 중계 채널에서 다중접속구간 (multiple access phase)에서의 성능에 집중한다. 본 논문에서는 무선 통신 채널을 송신 노드에서 미리 알지 못하는 경우를 고려하고 무선채널이 시간에 따라 독립적으로 변하는 Fast fading 환경을 고려한다. 수신단에서는 채널 상태 정보를 이용하여 각 심벌을 최대 우도비기반의 신호 복호기법을 이용하고 채널부호화기법으로는 Convolutional Codes를 이용한다. 시뮬레이션 결과를 통하여 중계기의 안테나의 개수가 증가함에 따라 비트 오류 확률의 성능이 향상되는 것을 확인하였다.

• 한국정보과학회논문지:데이타베이스
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• 제32권5호
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• pp.509-525
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• 2005

본 논문에서는 다차원 데이타의 유사도 검색을 효율적으로 지원하기 위한 벡터 근사 기반의 색인 구조를 제안한다. 제안하는 색인 구조는 공간 분할 방식으로 영역을 분할하고 실제 데이타들이 존재하는 영역에 대해 동적 비트를 할당하여 영역을 표현한다. 따라서, 분할된 영역들 사이에 겹침이 발생하지 않으며 하나의 중간 노드에 많은 영역 정보를 저장할 수 있어 트리의 깊이를 감소시킨다. 또한, 특정 영역에 군집화되어 있는 데이타에 대해서 효과적인 표현 기법을 제공하며 자식 노드의 영역 정보는 부모 노드의 영역 정보를 이용하여 상대적으로 표현함으로써 영역 표현에 대한 정확성을 보장한다. 이를 통해 검색성능 향상을 제공한다. 제안하는 색인 구조의 우수성을 보이기 위해 기존에 제안된 다차원 색인 구조와의 다양한 실험을 통하여 성능의 우수성을 입증한다. 성능 평가 결과를 통해 제안하는 색인 구조가 기존 색인 구조보다 $40\%$정도 검색 성능이 향상됨을 증명한다.

• 대한전자공학회논문지TC
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• 제49권6호
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• pp.15-26
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• 2012

본 논문에서는 개선된 AF(Amplify-and-Forward)와 DF(Decode-and-Forward) Relay 프로토콜을 결합한 다중 사용자 MIMO (Multiple Input Multiple Output) Relay 네트워크에서 간섭 제거 기술을 논의 한다. 간섭 제거 기술은 Relay 노드가 적용된 전체 전송 시스템의 오류 성능을 향상시키기 위해 eNB(evolved NodeB), Relay 노드(RN: Relay Node)와 UE(User Equipment)에 의해 이루어진다. 간섭 제거를 수행하기 위해 ZF(Zero Forcing), MMSE(Minimum Mean Square Error), SIC(Successive Interference Cancellation)와 OSIC(Ordered Successive Interference Cancellation)가 적용된 DPC(Dirty Paper Coding)와 THP(Thomilson Harashima Precoding)를 사용하였다. 이러한 기본적인 기술이 적용된 Relay 노드 기능들이 연구되고 개선된다. 협력 Relay 노드에서 두 계층 간의 간섭 제거를 강화한 DF는 성능을 향상시킨다. eNB와 RN간의 가중치 벡터를 사용하여 간섭 제거가 수행된다. 연구 최종 결과, 기존의 알고리즘과 비교하여 제안된 알고리즘이 낮은 SNR에서 더 좋은 성능을 나타냈다. 모의실험 결과 LTE-Advanced 시스템에서 제안된 기법이 오류 성능 면에서 상당한 향상을 나타냈다.

• 한국인터넷방송통신학회논문지
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• 제8권6호
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• pp.63-69
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• 2008

본 논문은 센서 네트워크에서 데이터의 신뢰도를 높이고, 전력 효율적인 프로토콜을 제안한다. 그러기 위하여 최대비 결합(MRC)과 순환 부호를 적용한 협력통신 프로토콜을 제안한다. 하나의 소스노드와 하나의 중계노드는 각각의 시간 슬롯에 목적지로 동일한 데이터를 전송하고, 목적지 노드는 각각의 신호를 수신함으로써 다이버시티 효과를 획득할 수 있다. 제안한 프로토콜은 순환부호를 사용함으로써 3-비트의 오류정정능력을 가지며, 많이 사용되는 콘볼루션 코드에 비하여 복호 시 낮은 복잡도를 가진다. 본 논문의 모의실험 결과를 통하여 BER이 $10^{-2}$일 때, 단일 홉 전송의 경우에 비하여 6dB의 전력을 절약 할 수 있다는 것을 증명하였다.

• 한국정보과학회논문지:시스템및이론
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• 제29권8호
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• pp.445-455
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• 2002

본 논문은 공유 메모리 시스템에서 계층적 태스크 그래프(Hierarchical Task Graph, HTG)의 복합 노드 태스크들을 효율적으로 수행하기 위한 새로운 태스크 스케쥴링 기법을 소개한다. 함수 병렬성 추출을 위해 제안된 기법은 별도의 전역 스케쥴러가 필요 없이 프로세서 스스로가 스케쥴링 기능을 행하는 자동 스케쥴링이다. 제안된 스케쥴링 기법을 단일처리기 시스템을 비롯한 여러 플랫폼에 적용하기 위해 자바 스레드를 이용하여 구현하였으며, 기존의 비트 벡터 방법과 성능을 비교 분석하였다. 실험 파라메터 값을 이용한 실험 결과, 제안된 스케쥴링 기법은 수행 시간 측면에서 효율적이며 양호한 부하 균형을 유지하였다. 또한, 제안된 기법은 기존의 방법에 비해 메모리 사용량을 줄일 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.77-84
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• 2015

This paper presents the design of a low-power, low area 256-radix 16-bit crossbar switch employing a 2D Hyper-X network topology. The Hyper-X crossbar switch realizes the high radix of 256 by hierarchically combining a set of 4-radix sub-switches and applies three modifications to the basic Hyper-X topology in order to mitigate the adverse scaling of power consumption and propagation delay with the increasing radix. For instance, by restricting the directions in which signals can be routed, by restricting the ports to which signals can be connected, and by replacing the column-wise routes with diagonal routes, the fanout of each circuit node can be substantially reduced from 256 to 4~8. The proposed 256-radix, 16-bit crossbar switch is designed in a 65 nm CMOS and occupies the total area of $0.93{\times}1.25mm^2$. The simulated worst-case delay and power dissipation are 641 ps and 13.01 W when operating at a 1.2 V supply and 1 GHz frequency. In comparison with the state-of-the-art designs, the proposed crossbar switch design achieves the best energy-delay efficiency of $2.203cycle/ns{\cdot}fJ{\cdot}{\lambda}2$.

• 한국멀티미디어학회논문지
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• 제9권12호
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• pp.1607-1616
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• 2006

The growing market of multimedia and digital signal processing requires significant data-path portions of SoCs. However, the common models for verification are not suitable for SoCs. A novel model--WGL (Weighted Generalized List) is proposed, which is based on the general-list decomposition of polynomials, with three different weights and manipulation rules introduced to effect node sharing and the canonicity. Timing parameters and operations on them are also considered. Examples show the word-level WGL is the only model to linearly represent the common word-level functions and the bit-level WGL is especially suitable for arithmetic intensive circuits. The model is proved to be a uniform and efficient model for both bit-level and word-level functions. Then Based on the WGL model, a backward-construction logic-verification approach is presented, which reduces time and space complexity for multipliers to polynomial complexity(time complexity is less than $O(n^{3.6})$ and space complexity is less than $O(n^{1.5})$) without hierarchical partitioning. Finally, a construction methodology of word-level polynomials is also presented in order to implement complex high-level verification, which combines order computation and coefficient solving, and adopts an efficient backward approach. The construction complexity is much less than the existing ones, e.g. the construction time for multipliers grows at the power of less than 1.6 in the size of the input word without increasing the maximal space required. The WGL model and the verification methods based on WGL show their theoretical and applicable significance in SoC design.

• 한국멀티미디어학회논문지
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• 제14권12호
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• pp.1572-1582
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• 2011

The rapid growth of UnderWater Acoustic Sensor Networks (UW-ASNs) has led researchers to enhance underwater MAC protocols against limitations existing in underwater environment. We propose the customized robust real-time packet inspection mechanism with addressing the problem of the search for the data packet loss and network performance quality analysis in UW-ASNs, and describe our experiences using this approach. The goal of this work is to provide a framework to assess the network real-time performance quality. We propose a customized and adaptive mechanism to detect, monitor and analyze the data packets according to the MAC protocol standards in UW-ASNs. The packet analyzing method and software we propose is easy to implement, maintain, update and enhance. We take input stream as real data packets from sniffer node in capture mode and perform fully analysis. We were interested in developing software and hardware designed tool with the same capabilities which almost all terrestrial network packet sniffers have. Experimental results confirm that the best way to achieve maximum performance requires the most adaptive algorithm. In this paper, we present and offer the proposed packet analyzer, which can be effectively used for implementing underwater MAC protocols.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.781-792
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• 2016

This paper presents a new approach to enhance the data retention of logic-compatible embedded DRAMs. The memory bit-cell in this work consists of two logic transistors implemented in generic triple-well CMOS process. The key idea is to use the parasitic junction capacitance built between the common cell-body and the data storage node. For each write access, a voltage transition on the cell-body couples up the data storage levels. This technique enhances the data retention and the read performance without using additional cell devices. The technique also provides much strong immunity from the write disturbance in the nature. Measurement results from a 64-kbit eDRAM test chip implemented in a 130 nm logic CMOS technology demonstrate the effectiveness of the proposed circuit technique. The refresh period for 99.9% bit yield measures $600{\mu}s$ at 1.1 V and $85^{\circ}C$, enhancing by % over the conventional design approach.