• 대한전기학회논문지:시스템및제어부문D
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• 제54권11호
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• pp.643-649
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• 2005

A heart diagnosis system adopts Superconducting Quantum Interface Device(SQUD) sensors for precise MCG(MagnetoCardioGram) signal acquisitions. Such system needs to deal with hundreds of sensors, requiring fast signal sampling md precise analog-to-digital conversions(ADC). Our development of hardware board, processing 64-channel 12-bit in 1 ks/s speed, is built by using 8-channel ADC chips, 8-bit microprocessors, SPI interfaces, and specially designed parallel data transfers between microprocessors to meet the 1ks/s, i.e. 1 mili-second sampling interval. We extend the design into 256-channel hardware and analyze the speed .using the measured data from the 64-channel hardware. Since our design exploits full parallel processing, Assembly level coding, and NOP(No Operation) instruction for timing control, the design provides expandability and lowest system timing margin. Our result concludes that the data collection with 256-channel analog input signals can be done in 201.5us time-interval which is much shorter than the required 1 mili-second period.

• 한국통신학회논문지
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• 제33권7C호
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• pp.548-553
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• 2008

네트워크에 의해서 필요한 비트율로 줄이거나 터미널의 제한된 한계를 만족하기 위해서, 비디오 비트 스트림의 시간적 해상도를 줄이는 것이 사용된다. 본 논문에서는 압축된 비디오 스트림의 감소된 해상도 트랜스코딩의 문제점에 대해서 논의하고, 시간적 해상도 변환을 위한 트랜스코딩 기법을 논의한다. 트랜스코딩의 속도를 증가시키기 위해서, 비디오 트랜스코더는 보통 입력된 비디오 스트림으로부터의 움직임 벡터를 재사용한다. 본 논문에서는 코딩된 프레임의 높은 화질을 유지하기 위해서 강화된 움직인 재추정 기법을 제안한다. 실험결과는 감소된 프레임율을 가진 비디오 트랜스코더를 위한 저 복잡도를 가지면서도 성능이 개선된 것을 보여준다.

• 한국컴퓨터정보학회논문지
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• 제22권5호
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• pp.1-9
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• 2017

Recently, flash memory has been in a great demand from embedded system sectors for storage devices. However, program/erase (P/E) cycles per block are limited on flash memory. For the limited number of P/E cycles, many wear leveling techniques are studied. They prolonged the life time of flash memory using information tables. As one of the techniques, block erase table (BET) method using a bit array table was studied for embedded devices. However, it has a disadvantage in that performance of wear leveling is sharply low, when the consumption of memory is reduced. To solve this problem, we propose a novel wear leveling technique using Sampling-based Block Erase Table (SBET). SBET relates one bit of the bit array table to each block by using exclusive OR operation with round robin function. Accordingly, SBET enhances accuracy of cold block information and can prevent to decrease the performance of wear leveling. In our experiment, SBET prolongs life time of flash memory by up to 88%, compared with previous techniques which use a bit array table.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.67-74
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• 2004

이 논문에서는 Interpolation 구조를 이용한 3.3V 8-bit 500MSPS CMOS A/D 변환기를 설계하였다. 고속 동작의 문제를 해결하기 위해서 새로운 프리앰프, 기준 전압 흔들림을 보정하기 위한 회로, 평균화 저항을 제안하였다. 제안된 Interpolation A/D 변환기는 Track ＆ Hold, 256개의 기준전압이 있는 4단 저항열, 128개의 비교기 그리고 디지털 블록으로 구성되어 있다. 제안된 A/D 변환기는 0.35um 2-poly 4-metal N-well CMOS 공정이다. 이 A/D 변환기는 3.3V에서 440mW를 소비하며, 유효 칩 면적은 2250um x 3080um을 갖는다.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.93-98
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• 2002

본 논문에서는 하드디스크 드라이브 읽기 채널용 아날로그/디지털 변환기를 설계하였다. 본 회로는 고속 저에러율 비교 동작이 가능한 빠른 regenerative autozero 비교기에 기반을 두고 있고, 아키텍쳐에 Double Speed Dual ADC(DADA) 방식을 사용하여 전체 A/D 변환기의 속도를 효과적으로 향상시켰다. 또한 autozero 구조에 적합한 새로운 타입의 thermometer-to-binary 디코더를 사용하여 글리치를 제거하였고 기존의 구조를 보다 최적화시켰다. 이 ADC는 6-bit, 해상도, msample/s 최대 변환속도로 설계되었으며, 390mW 전력 소모와 한 클럭주기의 latency를 가진다. 설계에 0.65m CMOS 공정을 사용하였다.

• 정보보호학회논문지
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• 제6권4호
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• pp.3-38
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• 1996

The mobile station shall convolutionally encode the data transmitted on the reverse traffic channel and the access channel prior to interleaving. Code symbols output from the convolutional encoder are repeated before being interleaved except the 9600 bps data rate. All the symbols are then interleaved, 64-ary orthogonal modulation, direct-sequence spreading, quadrature spreading, baseband filtering and QPSK transmission. The sync, paging, and forward traffic channel except the pilot channel in the forward CDMA channel are convolutionally encoded, block interleaved, spread with Walsh function at a fixed chip rate of 1.2288 Mcps to provide orthogonal channelization among all code channels. Following the spreading operation, the I and Q impulses are applied to respective baseband filters. After that, these impulses shall be transmitted by QPSK. Authentication in the CDMA system is the process for confirming the identity of the mobile station by exchanging information between a mobile station and the base station. The authentication scheme is to generate a 18-bit hash code from the 152-bit message length appended with 24-bit or 40-bit padding. Several techniques are proposed for the authentication data computation in this paper. To protect sensitive subscriber information, it shall be required enciphering ceratin fields of selected traffic channel signaling messages. The message encryption can be accomplished in two ways, i.e., external encryption and internal encryption.

• 정보보호학회논문지
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• 제12권5호
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• pp.87-93
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• 2002

SHACAL은 NESSIE 프로젝트에 발표된 블록 암호로서 국제 해쉬 표준인 SHA-1에 기반한다. SHACAL은 XOR 연산, 덧셈에 대한 modular 연산 및 비트별 계산 가능한 부울 함수를 사용한다. 이러한 연산들과 부울 함수의 사용은 차분 공격을 어렵게 만든다. 즉, 비교적 높은 확률을 가지는 긴 라운드의 차분 특성식을 찾기 힘들게 한다. 그러나 SHACAL은 높은 확률의 짧은 차분 특성식들을 가지고 있으며, 이를 이용하여 36-step 부메랑 distinguisher를 꾸밀 수 있다. 본 논문에서는 36-step 부메랑 distinguisher를 이용하여 다양한 키 길이를 가지는 SHACAL의 축소된 라운드에 대한 확장된 부메랑 공격을 소개한다. 공격 결과를 요약하면 256 비트 키를 사용하는 39-step SHACAL과 512 비트 키를 사용하는 47-step SHACAL은 확장된 부메랑 공격이 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 춘계학술대회
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• pp.246-248
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• 2022

Bernstein이 제안한 새로운 타원곡선 형태인 이진 에드워즈 곡선 (binary Edwards curves; BEdC)는 예외점이 없어 완전한 덧셈 법칙이 만족한다. 본 논문에서는 투영 좌표계를 적용한 BEdC 상의 점 스칼라 곱셈의 효율적인 하드웨어 구현에 대해 기술한다. 점 스칼라 곱셈을 위해 modified Montgomery ladder 알고리듬을 적용하였으며, 257-비트 이진 덧셈기와 이진 제곱기, 32-비트 이진 곱셈기를 사용하여 하위 이진체 연산을 구현했다. Zynq UltraScale+ MPSoC 디바이스에 구현하여 설계된 BEdC 크립토 코어를 검증하였으며, 점 스칼라 곱셈 연산에 521,535 클록 사이클이 소요된다.

• 인터넷정보학회논문지
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• 제14권1호
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• pp.15-22
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• 2013

WAVE 시스템은 IEEE 802.11p표준으로 지능형 교통시스템 서비스에 응용되는 새로운 개념 및 차량 통신 기술이다. 또한 WAVE 시스템은 도로상의 트래픽의 효율과 안전을 높인다. 그러나 WAVE 시스템의 OFDM 모듈레이션에서 스크램블러 비트 연산 알고리즘은 하드웨어나 소프트웨어 측면에서 병렬 처리가 불가능하므로 효율성이 떨어지게 된다. 본 논문에서는 스크램블러의 비트 연산으로 64비트 행렬 테이블을 구성하는 알고리즘과 64비트 행렬 테이블과 입력 데이터를 병렬 연산하는 알고리즘을 제안하였다. 제안한 알고리즘은 64비트 행렬 테이블을 적용하여 실행한 결과 비트연산 스크램블러보다 1회와 10000회 처리 속도는 약 40.08%-40.27%가 향상되고, 초당 처리 횟수는 468.35회 더 수행할 수 있고, 32비트 스크램블러보다 1회와 10000회 처리 속도는 약 7.53%-7.84%가 향상되고, 초당 처리 횟수는 91.44회 더 수행할 수 있다. 따라서 64비트로 연산하는 스크램블러 알고리즘은 64비트를 처리할 수 있는 CPU를 사용한다면 32비트 스크램블러보다 40% 이상 성능을 향상시킬 수 있다.

• 센서학회지
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• 제30권5호
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• pp.295-299
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• 2021

In this study, we present a complementary metal-oxide-semiconductor (CMOS) binary image sensor. It can shoot an object rotating at a high-speed by using a gate/body-tied (GBT) p-channel metal-oxide-semiconductor field-effect transistor (PMOSFET)-type photodetector. The GBT PMOSFET-type photodetector amplifies the photocurrent generated by light. Therefore, it is more sensitive than a standard N+/P-substrate photodetector. A binary operation is installed in a GBT PMOSFET-type photodetector with high-sensitivity characteristics, and the high-speed operation is verified by the output image. The binary operations circuit comprise a comparator and memory of 1- bit. Thus, the binary CMOS image sensor does not require an additional analog-to-digital converter. The binary CMOS image sensor is manufactured using a standard CMOS process, and its high- speed operation is verified experimentally.