• 전기전자학회논문지
• /
• 제20권4호
• /
• pp.435-438
• /
• 2016

HEVC CABAC의 이진 산술 복호화기는 정규, 우회, 종료의 세 가지 복호화 모드에 따라 동작하고 각 모드에 따라 복호화 동작과 시간에 많은 차이가 있다. 또한 재정규화를 진행하게 되면 내부에서 피드백 루프가 발생하여 지연 시간이 길어지게 된다. 본 논문에서는 이를 해결하기 위해 재정규화가 일어날 수 있는 모든 range 값의 범위를 미리 체크하여 정규화가 일어나면 바로 range 값을 업데이트하고 모든 계산을 한 사이클 안에 수행할 수 있도록 설계하였다. 0.18 um 공정에서 구현된 이진 산술 복호화기의 최대 동작 속도는 215 MHz이며 크기는 5,423 게이트이다.

• 한국정보통신학회논문지
• /
• 제2권1호
• /
• pp.147-156
• /
• 1998

본 논문에서는 다치 논리를 이용한 연산기를 설계하였다. 다치 논리를 구현하기 위해서 전류모드 CMOS 회로를 이용하였으며 이진 전압모드 신호를 다치 전류모드 신호로 바꾸어 주는 인코더와 연산 결과인 다치 전류모드 신호를 이진 전압모드 신호로 바꾸어 주는 디코오더를 사용하여 기존의 이진 시스템에 적용할 수 있도록 하였으며, 승산기 설계시 부분곱 수를 줄이기 위하여 기존의 Booth 알고리즘을 확장한 4진 SD수 부분곱 발생 알고리즘을 사용하였다. 제안된 회로는 SPICE 시뮬레이션 및 FPGA Chip을 이용한 하드웨어 에뮬레이션으로 그 유효함을 확인하였다

• 전기전자학회논문지
• /
• 제20권3호
• /
• pp.326-329
• /
• 2016

HEVC CABAC 부호화기에서는 이진 산술 부호화를 수행하기 전에 구문 요소를 이진 값으로 변환하는 과정이 선행된다. 따라서 HEVC CABAC 복호화기에서도 이진 산술 복호화기를 통해 이진 값으로 나타낸 구문 요소들을 원래의 값으로 역이진화 하는 역이진화기를 필요로 한다. 본 논문에서는 구문 요소의 종류를 파악하여 이진 값의 병합을 수행하는 제어기와, 제어기로부터 병합된 이진 값을 원래의 구문 요소로 변환시키는 엔진으로 구성된 역이진화기의 구조를 제안하고 이를 구현하였다. 설계된 역이진화기는 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 3,114 게이트이고 최대 동작 속도는 220 MHz이다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2005년도 제36회 하계학술대회 논문집 D
• /
• pp.2967-2969
• /
• 2005

2003년에 영상압축의 표준으로 제시된 H.264/AVC의 압축성능은 대부분 Context-based Adaptive Binary Arithmetic Codes (CAHAC)라는 새로운 엔트로피 코딩에 기인한 것이다. 그러나, CABAC의 뛰어난 성능에도 불구하고 복잡한 처리과정 때문에 하드웨어로 구현하기가 상당히 곤란하다. 곱셈기가 없는 알고리즘임에도 불구하고 영역(range), 오프셋(offset), 그리고 컨텍스트 변수들(context varivales)을 순차적으로 구해야 하기 때문이다. 이 논문에서는 한번에 최대 두 비트를 디코딩 할 수 있는 예측기법을 통하여 CARAC의 전체적인 디코딩 시간을 줄일 수 있는 방법을 제안한다. 한 비트를 디코딩하기 위해서는 두 개의 심볼(a set of binary symbols)에 대한 확률분포를 사전에 알아야 하지만, 제안된 방법에서는 두 비트를 동시에 디코딩할 수 있도록 네 개의 심볼(two sets of binary symbols)에 대한 확률 분포를 예측하여 디코더에 제공한다. 제안된 예측기법을 CABAC 디코더에 적용한 결과, 기존보다 10-13%의 복호시간을 단축하는 효과를 가졌다. 논문에서 제안된 예측기법을 통한 고속디코더의 구현은 확률을 기반으로 하는 신호처리에 사용되어 고속의 시스템을 구성하는데 효과적으로 적용될 수 있다.

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.280-283
• /
• 2017

HEVC(high efficiency video coding)의 엔트로피 코딩 방식인 CABAC(context-based adaptive binary arithmetic coding)에서는 각 구문 요소의 발생 확률을 추정하는 문맥 모델이 사용된다. 본 논문에서는 CABAC 복호화에 필요한 문맥 모델러를 설계하고 이를 구현하였다. 초기화에 필요한 연산 숫자를 줄이고 속도를 높이기 위해 참조 테이블을 사용하였으며, HEVC의 표준 테스트 영상 및 표준 부호기 구성에 대해 12가지의 시뮬레이션을 수행하여 모두 성공적으로 동작하는 것을 확인하였다. 설계된 문맥 모델러를 0.18um에서 합성하였을 때의 최대 동작 주파수, 최대 처리율 및 게이트 수는 각각 200 MHz, 200 Mbin/s, 29,268 게이트이다.

• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.385-390
• /
• 2013

본 논문에서는 높은 데이터 처리량을 갖는 CABAC 하드웨어 구조를 제안한다. 제안하는 CABAC 복호기는 데이터의 의존성을 유지하면서 한 사이클의 두 개의 bin을 처리한다. 또한 문맥의 전환이나 확률 상태가 변환될 수 있기 때문에 결과 값을 선택적으로 처리할 수 있는 구조로 구현하였다. 확률 구간을 읽어오는 동안 Offset과 Range를 선 연산하고, Offset에 비트를 추가하여 연산함으로써 병목현상을 완화시켰다. 제안하는 CABAC 복호기의 동작 주파수를 비교 분석한 결과, 기존 구조 대비 40%이상 향상된 결과를 얻었다.

• 한국정보처리학회논문지
• /
• 제4권7호
• /
• pp.1851-1864
• /
• 1997

본 논문에서는 몇가지 규칙에 의해 ESOP(Exclusive-OR Sum-Of-Products) 함수를 간단화 하는 알고리즘을 제시하였다. 알고리즘은 두 개의 함수에 대한 곱항 변형 연산을 각 항의 상태에 따라 선택적으로 반복수행하여 간단화를 행하였다. 다치 입력 2치 다출력 함수를 최소화함으로써 입력 디코더를 이용하여 EXOR PLA를 입력의 최적화를 하였다. 4치 연산회로 함수에 본 알고리즘을 적용하여 EXOR형 논리회로를 설계하였고, 2bit 입력 디코더를 EXOR-PLA의 설계에 적용하였다. 컴퓨터 시뮬레이션(IBM PC 486 상에서 실행)을 통해 제시된 알고리즘을 여러가지 연산 회로에 적용한 결과, 함수의 입력 변수의 수와 관계없이 최소화가 가능하였고, 출력함수의 곱항수를 줄일 수 있음을 알 수 있었다.

• 한국통신학회논문지
• /
• 제18권3호
• /
• pp.397-409
• /
• 1993

본 논문은 전류 모드 COMS 다치논리회로를 이용하여 CLA 방식에 의한 8비트 2진 병렬 가산기의 설계를 제안하였고, $5{\mu}m$의 표준 반도체 기술을 이용하여 시뮬레이션하였다. m치의 다치논리회로에 의한 CLA 방식의 가산기 설계시 필요한 발생캐리 $G_K$와 전달캐리 $P_K$의 검출조건을 유도하였고, 이를 4치에 적용하였다. 또한 4치 논리회로와 2진 논리회로의 결합에 의한 연산시 필요한 엔코더, 디코더, mod-4 가산회로, G_k및 P_k 검출회로, 전류-전압 변환회로를 CMOS로 설계하였다. 또한 시뮬레이션을 통해 각 회로의 동작을 검증하였으며, 다치회로의 장점을 이용한 2진 연산에 응용을 보여주었다. 순수한 2진 및 CCD-MVL에 의한 가산기와의 비교를 통해, 제안한 가산기는 1개의 LAC 발생기를 사용하여 1 level로 구성가능하며, 표준 CMOS 기술에 의한 4차 논리회로가 실현 가능하므로 다치논리회로의 유용성을 보였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2007년도 춘계종합학술대회
• /
• pp.552-555
• /
• 2007

지상파 DMB등에서 많이 사용하고 있는 기술은 H.264이다. 이 H.264는 적은 비트율에 비하여 고해상도의 영상을 만들어 낸다. 이런 손실압축을 하기 위해서 인트라와 인터등과 같은 전처리 과정과 DCT(Discrete Cosine Transform), 양자화 등등이 존재하지만 H.264에서 실제로 압축이 되는 부분은 엔트로피코딩이다. H.264에서는 Exp-Golomb과 CAVLC(Context-Adaptive Variable Length Coding), CABAC(Context-Adaptive Binary Arithmetic Coding) 세 가지를 지원하고 있다. 이중 CAVLC는 테이블을 기반으로한 압축기법을 사용한다. 테이블을 이용할 때는 코드워드의 길이와 값을 비교하는 방식을 사용하게 된다. 이는 수 많은 메모리 접속으로 인한 전력소모와 연산지연을 가져온다. 본 논문에서는 전송된 비트스트림에서 데이터를 찾을 때 코드워드의 길이와 값을 테이블에 비교해서 찾지 않고 테이블에 존재하는 규칙을 수식화 하여 찾을 수 있도록 하였다. 이는 최초 '1'이 나올때까지의 '0'의 개수와 그 이후 존재하는 코드의 값을 이용하여서 각 단계에 필요한 데이터를 추출해 낸다. 위와 같은 알고리즘을 이용하여 VHDL언어로 설계하였다.

• 전자공학회논문지
• /
• 제52권5호
• /
• pp.155-164
• /
• 2015

본 연구에서는 다양한 HEVC 구문요소들을 적응적으로 파이프라인 및 병렬 처리할 수 있는 CABAC 복호화기 아키텍처를 설계 및 구현하였다. CABAC는 높은 압축률을 제공하지만, 구문요소 단위 순차적 복호화와 문맥간 강한 데이터 종속성, 빈 단위 복호화 과정 때문에 고성능 복호화 처리를 어렵게 한다. CABAC의 복호화 처리 성능을 높이기 위하여 연속된 flag 타입의 구문요소에 대해서는 다음에 복호될 구문요소들을 선행 연산하여 적응적으로 파이프라인 처리하였고, 멀티빈으로 구성된 구문요소는 최대 3개 빈까지 병렬 처리하는 고성능 구조를 설계하였다. 또한 이진산술복호기를 가속화하기 위해 문맥모델 업데이트와 재정규화를 선행 병렬 연산하고, 복호화 결과값에 따라 선택해서, 이진산술복호기의 임계 지연시간을 개선하였다. 제안하는 HEVC CABAC 아키텍처는 최대 1.01bins/cycle의 처리 성능으로 기존 구조대비 약 2배의 가속화 성능을 갖는다. 65nm ASIC 합성 결과 224M bins/sec.의 복호화 성능을 보이며, QFHD영상의 실시간 처리를 가능하게 하였다.