• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.281-284
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• 2001

In this paper, we design the Sorting-Banyan network with an efficient buffer and sorting management schema that makes switch be capable of supporting delay sensitive as well as loss sensitive. The proposed switching network is remodeled that based on Batcher-banyan network that have eight input and output ports The structure of designed switching network is constructed of modified banyan network with 2-way routing paths and two plane sorting networks. we have analysed the maximum throughput of the switch, under the uniform random traffic load, the FIFO discipline has increased by about 11% when we compare the switching system with the input buffering system.

• 한국통신학회논문지
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• 제24권10B호
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• pp.1841-1851
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• 1999

반얀 (Banyan) 네트웍은 ATM 스위치의 기본 구조로 많이 사용되어 왔다. 그러나, 반얀 네트웍은 내부 블록킹이 큰 단점으로 알려져 있으며, 이 단점을 보완하기 위해 제시되고 있는 구조 중 하나가 dilated 반얀 네트웍이다. 그런데, 기존의 dilated 반얀 네트웍 스위치는 네트웍 용량의 많은 부분이 낭비되는 구조를 가지고 있다. 본 논문에서는 이렇게 낭비되는 자원을 충분히 활용하여 스위치 용량을 증가시킬 수 있는 구조를 제안한다. 제안된 스위치는 deflection 라우팅과 recirculation을 가지는 구조로, 스위치의 성능은 uniform 트래픽 가정 하에 분석되었다. 분석 및 시뮬레이션을 통한 검증 결과, 제안된 스위치의 성능이 기존의 dilated 반얀 네트웍에 비해 월등히 향상됨을 보여 준다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 1997년도 추계학술대회 발표논문집:21세기를 향한 정보통신 기술의 전망
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• pp.147-161
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• 1997

In the future, the performance of B-lSDN offering the multimedia and a various service depends on the performance of switch that is the important factor consisting of network. Bufferless banyan network consisted of MIN(multistage interconnection network) selected for- the fabric of ATM switch and has a limitation of performance because of blocking. Input buffered banyan networks with FIFO(first-in first-out) buffering scheme for the reduction of blocking and the cell bypass queueing theory for the reduction of HOL(head of line) blocking were seperately compared of the performance of switch. Specially input buffered banyan networks were applied monotonic buffering scheme that was proposed. As a result of simulation, Buffered Banyan Network with cell bypass queueing theory showed better performance than FIFO type input buffered Banyan network. Monotonic increase buffering scheme showed better performance than Monotonic decrease buffering scheme.

• 대한전기학회논문지
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• 제43권5호
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• pp.861-865
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• 1994

By using Neural Networks, a 8$\times$8 Banyan network controller is designed and implemented. In order to solve internal blocking and output blocking, Winner-Take-All method is used. The longer queue takes higher priority. First-in-first-out method is used among the non-blocking cells in the queue selected.The required time to select a cell is 2.7 $\mu$sec for 155Mbps. The implemented controller using Xilinx FPGA chip selects cells within 2.5$\mu$sec.

• 한국통신학회논문지
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• 제21권7호
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• pp.1756-1764
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• 1996

본 눈문에서는 buffered Banyan 네트워크에 적용되는 스위치 소자의 성능을 향상시키는 방안을 제안하고 제안된 스위치 소자의 성능을 측정하여 성능이 향상됨을 보였다. 기존의 buffered Banyan 네트워크의 스위치 소자에 FIFO(First In First Out) 버퍼를 채용하므로서 HOL(Heda-Of-Line) 블로킹이 발생하여 네트워크의 성능을 저하시킨다. 제안된 스위치 소자는 기본정보 이외의 보조정보를 이용하여 버퍼를 관리하는 CASO(Contents ASsociated Output)버퍼를 채용하므로서 HOL(Head-Of-Line) 블로킹의 발생을 제거하여 네트워크의 성능을 향상시켰다. 또한 성능측정을 위하여 buffered Banyan 네트워크의 해석모델인 MY 모델에 근거하여 제안된 네트워크를 해석하였고 이 관계식들을 이용하여 성능을 측정하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.888-891
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• 2002

Banyan network is a popular and basic structure of the multistage ATM switches. This paper presents a novel approach to resolve the internal blocking of the banyan network by using Non-Blocking Permutation Generator (NBPG). The NBPG performs two functions, i.e., the first is to extract the conflict cells from the incoming cells and the second is to re-assign new input port addresses to the conflict cells. As a result, NBPG generates non-blocking I/O permutations. To estimate the performance of NBPG, we provide several simulation results.

• 전자공학회논문지S
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• 제35S권8호
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• pp.21-31
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• 1998

본 논문에서는 복사 네트워크의 멀티캐스트 셀을 적절하게 분배할 수 있는 새로운 분배 알고리즘을 제안한다. 합산기, 분배기, 가상 주소 부호기, 방송 네트워크가 이원적으로 구성된 복사 네트워크는 제안된 분배 알고리즘에 의하여 낮은 번지와 높은 번지가 양분되어 동시에 동작하기 때문에 입력된 셀이 균등하게 처리되어 셀 지연율과 입력 공정성이 개선되고 복잡도가 감소된다. 또한 방송 네트워크로 이진 트리와 Banyan 네트워크로 구성된 확장 Banyan 네트워크를 사용하여 오버플로우 발생 확률을 1/2로 감소 시킨다. 분석 결과 제안된 알고리즘은 입력 버퍼에서 셀 지연율이 확연하게 감소됨을 알 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.122-125
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• 1999

In this paper, we propose a new architecture of the Banyan switch for a high speed networking and the high speed parallel computer. The proposed switching network with a remodeled architecture is a newly modified Banyan network with eight input and output pots, respectively. We have analysed the maximum throughput of the revised switch. Our analyses has shown that under the uniform random traffic load, the FIFO discipline is limited to 70％. Therefore the result of the analyses shows that the results of the networking simulation with the new switch are feasible and if we adopt such as new architecture of the revised model of the Banyan switch, the hardware complexity can be reduced. The FIFO discipline has increased about 11% when we compare the switching system with the input buffer system. We have designed and verified the new switching system in VHDL.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.537-540
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• 2000

In this paper, we propose and design new architecture of the modified Banyan switch for a high speed networking and the high speed parallel computer. The proposed switching network with a remodeled architecture is a newly modified Banyan network with eight input and output ports. The switch scheme is that two packets may arrive on different inputs destined for the same output. We have analyzed the maximum throughput of the revised switch. The result of the analyses shows good agreement simulation and if we adopt such architecture of the revised model of the Banyan switch, the hardware complexity can be reduced. The FIFO discipline has increased about lloio when we compare the switching system with the input buffer system. We have designed and verified the switching system in VHDL.

• 한국통신학회논문지
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• 제28권4B호
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• pp.282-287
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• 2003

통신망 스위칭 장치들을 상호 연결하여 구성한다. 스위칭 장치는 경로배정 정보의 의하여 입력포트와 출력포트 사이를 연결하는 역할을 한다. 그런데 반얀 망을 사용하는 대부분의 스위치 망은 두개의 셀 들이 같은 길을 사용하려고 시도할 때 내부 충돌이 발생한다. 본 논문은 입력과 출력사이에 목적지가 같은 두 개의 셀 들이 충돌이 없도록 동시에 두 개 경로를 설정하여 셀 처리율을 향상시키는 개선된 정렬 반얀 망을 제안하고 설계하였다. 하드웨어 설계는 2개의 $4{\times}4$ 정렬 부 블록들과 1개의 ${8\times}8$ 스위칭 망 블록으로 구성하였는데 기존의 정렬망인 베쳐 반얀 망보다 스위치의 셀 처리능력은 4% 향상되었고 정렬 부의 하드웨어 복잡도는 반으로 감소하였다.