• 한국전자통신학회논문지
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• 제7권6호
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• pp.1449-1454
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• 2012

수신 신호 세기 (RSSI: Received signal strength indicator)는 아날로그-디지털 변환기 입력단에서 수신신호의 세기를 나타낸다. 통신시스템에서 수신 신호 세기는 수신단에서 채널의 상태를 결정하는데 사용된다. 본 논문에서는 핸드오버상에서 실측값을 바탕으로 한 수신 신호 세기의 이용에 대해 알아본다. 먼저 WAVE (Wireless Access in Vehicular Environments)라 일컫어지는 차량통신을 위한 5.9GHz 주파수대에서 RSSI값을 측정한다. 측정된 데이터를 바탕으로 하여 빠른 핸드오버 방식 적용을 위한 수신 신호 세기의 이용에 대해 논의하고, 실제 고속도로 환경에서 RSSI를 이용하여 핸드오버를 적용한다.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1887-1894
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• 2010

본 논문에서는 차량 레이더용 새로운 형태의 스위치 커패시터 시그마-델타 변조기를 제안한다. 개발된 변조기는 차량 레이더 시스템에서 고주파 대역 신호의 고해상도 데이터 변환, 즉 아날로그-디지털변환을 수행하는데 사용된다. 2.7V의 저전압 동작이 가능하며, 저 왜곡 특성을 가진 몸체효과 보상형 스위치 구조를 가진다. 이러한 변조기는0.25 마이크론 이중 폴리 3-금속 표준 CMOS 공정으로 제작되었고, $1.9 {\times}1.5mm^{2}$ 의 다이 면적을 차지한다. 제안된 회로는 2.7V의 동작 전압에서 기존의 부트스트랩형 회로보다 약 20dB 향상된 우수한 총 고조파 왜곡 특성을 보였다.

• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.53-58
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• 2008

본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.

• 센서학회지
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• 제30권1호
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• pp.61-65
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• 2021

In this study, we propose a 2500 frame per second (fps) high-speed binary complementary metal oxide semiconductor (CMOS) image sensor using a gate/body-tied (GBT) p-channel metal oxide semiconductor field effect transistor-type high-speed photodetector. The GBT photodetector generates a photocurrent that is several hundred times larger than that of a conventional N+/P-substrate photodetector. By implementing an additional binary operation for the GBT photodetector with such high-sensitivity characteristics, a high-speed operation of approximately 2500 fps was confirmed through the output image. The circuit for binary operation was designed with a comparator and 1-bit memory. Therefore, the proposed binary CMOS image sensor does not require an additional analog-to-digital converter (ADC). The proposed 2500 fps high-speed operation binary CMOS image sensor was fabricated and measured using standard CMOS process.

• 전기전자학회논문지
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• 제24권4호
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• pp.1058-1063
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• 2020

본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.

• 한국정보통신학회논문지
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• 제23권5호
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• pp.568-573
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• 2019

최신의 레이더는 동시에 다양한 다수의 표적을 탐색하고, 추적하며, 외부 재밍신호를 회피할 수 있는 다기능레이더 형태로 발전하고 있다. 이러한 다기능레이더 요구사항을 만족시키기 위해서 레이더 안테나는 실시간 빔조향 뿐만 아니라 동시에 다중 빔을 형성하고, 특정 방향에 대해 수신빔 제거 등 디지털 빔 형성이 가능한 능동위상배열 안테나 형태로 구현된다. 본 논문에서는 디지털 빔 형성이 가능한 부배열 타입 배열안테나의 하드웨어 구현방안에 대해 기술하였다. 또한 배열수신빔 형성시 부엽 준위를 낮추기 위한 안테나 개구면 진폭 가중치 적용방법에 따른 부배열 수신기 설계 방법을 제시하고, 진폭 가중치 적용방법에 따른 G/T 성능을 비교하였다. 또한 설계된 부배열 마다 부배열 수신기 동적 영역에 대해 분석하고, 디지털 빔형성기의 정렬 및 보정에 더 유리한 하드웨어 구현 방안을 제시하였다.

• Nuclear Engineering and Technology
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• 제53권10호
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• pp.3406-3412
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• 2021

A real-time digital time-stamp sorting algorithm used in the In-Beam positron emission tomography (In-Beam PET) is presented. The algorithm is operated in the field programmable gate array (FPGA) and a small amount of registers, MUX and memory cells are used. It is developed for sorting the data of annihilation event from front-end circuits, so as to identify the coincidence events efficiently in a large amount of data. In the In-Beam PET, each annihilation event is detected by the detector array and digitized by the analog to digital converter (ADC) in Data Acquisition Unit (DAQU), with a resolution of 14 bits and sampling rate of 50 MS/s. Test and preliminary operation have been implemented, it can perform a sorting operation under the event count rate up to 1 MHz per channel, and support four channels in total, count rate up to 4 MHz. The performance of this algorithm has been verified by pulse generator and ²²Na radiation source, which can sort the events with chaotic order into chronological order completely. The application of this algorithm provides not only an efficient solution for selection of coincidence events, but also a design of electronic circuit with a small-scale structure.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.34-45
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• 2007

오버샘플링(oversampling) 방식의 시그마-델타(sigma-delta) A/D 컨버터에서는 오버샘플링된 신호를 최종 Nyquist rate 으로 낮춰주는 디지털 데시메이션 필터가 필수적이다. 본 논문에서는 면적을 크게 줄이면서 time-to-market의 이점을 가져다주는 고해상도 시그마-델타(sigma-delta) A/D 컨버터용 디지털 데시메이션(decimation) 필터의 Verilog-HDL 설계 및 구현을 보였다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 두 개의 half-band FIR filter로 이루어져 있다. FIR필터에서 곱셈연산의 복잡성을 줄이고 면적을 최소화하기 위해 계수를 CSD(canonical signed digit) 코드로 표현하여 사용하였다. 곱셈 연산은 일반 곱셈기 없이 쉬프트 와 덧셈방식을 이용하여 구현되었다. 3단 데시메이션 필터는 $0.25-{\mu}m$ CMOS 공정으로 제작되었고, 필터의 면적은 $1.36mm^2$ 이며 2.8224 MHz의 클럭 주파수에서 4.4 mW의 파워소모를 보였다. 측정 결과 높은 신호대 잡음 비(SNR)를 요구하는 디지털 오디오용 데시메이션(decimation) 필터의 사양을 충분히 만족시키고 있음을 볼 수 있다.

• 한국산학기술학회논문지
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• 제20권3호
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• pp.455-464
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• 2019

영구자석동기전동기의 쇄교자속 기반 센서리스 제어는 저속에서 위치추정 특성이 우수 하지만 계측된 전류가 ADC를 통해 변환되는 과정에서 발생한 DC offset에 의하여 쇄교자속 추정기의 적분기가 포화되는 문제점을 가지고 있습니다. 이러한 현상을 방지하기 위해 낮은 차단주파수를 갖는 HPF를 사용하여 DC offset 성분을 제거하는 방법이 사용되나, HPF의 낮은 차단주파수로 인해 고속에서 추정 성능이 저하되는 문제점이 있다. 반면 HPF의 차단 주파수를 높이게 되면, 저속에서 위상 앞섬 및 초기기동 실패의 문제가 발생한다. 본 논문에서는 HPF의 차단주파수를 영구자석동기전동기의 운전주파수에 동기화함으로써 낮은 속도에서는 HPF의 차단주파수를 낮게 하여 HPF에 의한 위상 앞섬을 줄이고, 높은 속도에서는 HPF의 차단주파수를 높게 함으로써 높은 DC offset 제거 성능을 통해 운전영역을 200% 확대한다. 또한, 추가적인 위상 보상 알고리즘을 통해 전 운전영역에서 HPF의 위상 앞섬이 1.5도 미만으로 감소되는 방법을 제안한다. 제안된 센서리스 제어 알고리즘은 세탁기용 영구자석동기전동기를 이용한 실험을 통해 검증한다.

• 대한임베디드공학회논문지
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• 제14권2호
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• pp.87-96
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• 2019

Low power issue is one of the most critical problems in the Internet of Things (IoT), which are powered by battery. To solve this problem, various approaches have been presented so far. In this paper, we propose a method to reduce the power consumption by reducing the numbers of accesses into the flash memory consuming a large amount of power for on-chip software execution. Our approach is based on using cooperative logging structure to distribute the sampling overhead in single sensor node to adjacent nodes in case of rare-event applications. The proposed algorithm to identify event occurrence is newly introduced with negative feedback method by observing difference between past data and recent data coming from the sensor. When an event with need of flash access is determined, the proposed approach only allows access to write the sampled data in flash memory. The proposed event detection algorithm (EDA) result in 30% reduction of power consumption compared to the conventional flash write scheme for all cases of event. The sampled data from the sensor is first traced into the random access memory (RAM), and write access to the flash memory is delayed until the page buffer of the on-chip flash memory controller in the micro controller unit (MCU) is full of the numbers of the traced data, thereby reducing the frequency of accessing flash memory. This technique additionally reduces power consumption by 40% compared to flash-write all data. By sharing the sampling information via LoRa channel, the overhead in sampling data is distributed, to reduce the sampling load on each node, so that the 66% reduction of total power consumption is achieved in several IoT edge nodes by removing the sampling operation of duplicated data.