• 전자공학회논문지C
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• 제35C권9호
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• pp.57-63
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• 1998

본 논문에서는 새로운 디지털-아날로그 변환알고리즘을 적용한 CMOS 디지털-아날로그 변환기를 개발하였다. 이 변환기를 1.2㎛ MOSIS SCMOS 파라미터로 설계하여 시뮬레이션으로 그 성능을 확인해 본 결과 200MHz의 최대변환속도와 7.41mW의 DC 소모전력을 나타내었고 8-b에서 각각 ±0.008LSB의 INL(integral nonlinearity)과 ±0.098LSB의 DNL(differential nonlinearity)를 나타내었다.

• 전자공학회논문지C
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• 제36C권11호
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• pp.10-17
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• 1999

본 논문에서는 MOS 트랜지스터로만 이루어진 CMOS IADC(Current-mode Analog-to-Digital Converter)를 설계하였다. 각 단은 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀로 구성되었다. 비트 셀 전단은 CFT(Clock Feedthrough)가 제거된 9-비트 해상도의 차동 CSH를 배치하였고, 각 단 비트 셀의 ADSC(Analog-to-Digital Subconverter)는 2개의 래치 CCMP로 구성되었다. 제안된 IADC를 현대 0.65 ㎛ CMOS 파라미터로 ACAD 시뮬레이션 한 결과, 20 Ms/s에서 100 ㎑의 입력 신호에 대한 SINAD(Signal to Noise-Plus-Distortion)은 47 ㏈ SNR (Signal-to-Noise)는 50 ㏈(8-bit)을 얻었고 35.7 ㎽ 소비전력 특성을 나타냈다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.244-247
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• 1999

In this paper, a low voltage CMOS analog four-quadrant multiplier is presented. The proposed multiplier is composed of a pair of transconductor and lowers supply voltage down to $V_{T}$+2 $V_{Ds,sat}$+ $V_{DS,triode}$. The designed analog four-quadrant multiplier have simulated by HSPICE using 0.25${\mu}{\textrm}{m}$ n-well CMOS process with a 1.2V supply voltage. Simulation results show that the THD can be 1.28% at maximum differential input of 0.7 $V_{p-p}$././.

• Journal of Semiconductor Engineering
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• 제1권2호
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• pp.64-73
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• 2020

As CMOS technology scales down, the design of analog signal processing circuit becomes far more difficult because of steadily decreasing supply voltage and smaller intrinsic gain of transistors. With sub-1V supply voltage, the conventional analog signal processing relying on high-gain amplifiers is not an effective solution and different approach has to be sought. One of the promising approaches is "time-domain analog signal processing" which exploits the improving switching speed of transistors in a scaled CMOS technology. In this paper, various time-domain analog signal processing techniques are explained with some experimental results.

• 대한전자공학회논문지SD
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• 제40권2호
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• pp.111-116
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• 2003

본 논문에서는 CMOS로 구현된 무선 홈 네트워크용 Base-Band Analog 수신단을 제안하였다. 제안된 수신단은 길버트 셀 형태의 믹서, Gm-C 형태의 Elliptic 6차 저역통과 필터, 그리고 6-bit A/D 변환기로 구성되어 있다. 제안한 수신단은 CMOS RF 단을 거친 작은 전력의 200㎒의 아날로그 신호와 PLL에서 나오는 큰 전력의 199㎒ 국부 발진 신호가 믹서에 인가되어 Base Band 신호를 생성해 낸다 이 신호는 낮은 주파수로부터 높은 주파수가지 분포되어 있는데 저역통과 필터를 거쳐 1㎒의 Base-Band 신호만을 추출해낸다. 이 1㎒의 신호는 다시 6-bit A/D 변환기를 거쳐 6-bit 디지털 code를 생성하여 DSP(Digital Signal Processing) 블록과 연결된다. 제작된 수신단은 0.25㎛ 1-poly 5-metal n-well CMOS 공정으로 제작되었으므로 유효 칩 면적은 200㎛ × 1400㎛ 이고, 2.5V의 전원전압에서 130㎽ 전력 소모를 나타내었다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.378-385
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• 2008

본 논문은 고속 임베디드 시스템에 사용하기 위해 CMOS AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 AD 변환기는 효율적인 구조로 설계하기 위하여 전압을 예측할 수 있는 플래시 AD 변환기와 자동 영을 기반으로 하여 설계된 비교기를 사용하였다. 이 구조의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 연결된 회로가 줄어들었기 때문에 전체 회로의 크기를 크게 줄일 수 있었다. 이 ADC는 $0.25{\mu}m$ 디지털 CMOS 기술로 구현되었다.

• 한국음향학회지
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• 제19권1호
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• pp.84-88
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• 2000

본 논문에서는 저전압에서 동작하는 CMOS 아날로그 4상한 멀티플라이어를 설계하였다. 제안된 멀티플라이어는 2개의 완전 차동 트랜스컨덕터로 구성되고 공급 전압을 VT+2VDS,sat+VDS,triode로 낮게 유지할 수 있다. 설계된 아날로그 4상한 멀티플라이어는 1.2V 공급전압에서 0.25㎛ CMOS n-well 공정 파라미터를 이용하여 HSPICE 시뮬레이션 하였다. 시뮬레이션 결과 0.7VP-P 최대 입력에서 THD는 1.28%이다.

• ETRI Journal
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• 제44권5호
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• pp.837-848
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• 2022

Analog circuit design is comparatively more complex than its digital counterpart due to its nonlinearity and low level of abstraction. This study proposes a novel low-level hybrid of the sine-cosine algorithm (SCA) and modified grey-wolf optimization (mGWO) algorithm for machine learning-based design automation of CMOS analog circuits using an all-CMOS voltage reference circuit in 40-nm standard process. The optimization algorithm's efficiency is further tested using classical functions, showing that it outperforms other competing algorithms. The objective of the optimization is to minimize the variation and power usage, while satisfying all the design limitations. Through the interchange of scripts for information exchange between two environments, the SCA-mGWO algorithm is implemented and simultaneously simulated. The results show the robustness of analog circuit design generated using the SCA-mGWO algorithm, over various corners, resulting in a percentage variation of 0.85%. Monte Carlo analysis is also performed on the presented analog circuit for output voltage and percentage variation resulting in significantly low mean and standard deviation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.341-344
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• 2002

This paper is proposed a 8-bit analog to digital converter for CMOS image sensor. A analog to digital converter for CMOS image sensor is required function to control gain. Frequency divider is used In control gain in this proposed analog to digital converter. At 3.3 Volt power supply, total static power dissipation is 8㎽ and programmable gain control range is 30㏈. Newly suggested analog to digital converter is designed by 0.35um 2-poly 4-metal CMOS technology.

• 전기학회논문지P
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• 제52권4호
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• pp.148-153
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• 2003

In this paper, the low voltage 3V Sigma-Delta Digital Analog Converter(DAC) is designed for using in the transmitter of ADSL analog front-end. We have developed the CMOS DAC according to ANSI T1.413-2(DMT) standard specifications of the chip. The designed 4th-order DAC is composed of three block which are 1-bit DAC, 1st-order Switched-Capacitor filter and analog active 2nd-order Resistor-Capacitor(RC) filter. The HSPICE simulation of the designed DAC showing 65db SNR, is connected with 1.1MHz continuous lowpass filter. And also, we have performed the circuits verification and layout verification(ERC, DRC, LVS) followed by fabrication using TSMC 2-poly 5-metal p-substrate CMOS $0.35{\mu}m$ processing parameter. Finally, the chip testing has been performed and presented in the results.