• 한국정보전자통신기술학회논문지
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• 제3권2호
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• pp.58-63
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• 2010

암호화 작업은 많은 연산시간을 요한다. 본 논문에서는 암호화에 수반되는 연산시간을 분석하기 위해 평문의 압축과 가변의 블록 크기, 라운드 횟수의 사용자 설정 및 단계별 작업과정의 선택적 적용 등의 네 가지 원리에 기초해서 AES 구조를 확장하였다. 실험은 C++로 수행하였으며 실험을 통해 최적의 입력 블록 크기를 도출하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
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• pp.97-99
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• 2005

정보보호 제품의 주요한 역할을 담당하는 암호 모듈의 구현 무결성을 보증하기 위해 많은 연구가 활발히 이루어지고 있다. 하지만 기존의 일반적인 테스팅 방법으로는 구현 무결성에 대해 신뢰하지 못한다. 본 논문에서는 NIST (the US National Institute of Science and Technology)에서 AES(Advanced Encryption Standard)로 제정된 Rijndael 블록암호 모듈을 Verilog로 구현하고 CBMC를 이용하여 새로운 방식의 구현 무결성 평가 방법을 제시하고자 한다.

• 한국정보과학회논문지:시스템및이론
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• 제36권1호
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• pp.33-39
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• 2009

본 논문은 Advanced Encryption Standard(AES) 암호화 코아가 내장된 System-on-a-Chip(SoC)의 스캔 기반 사이드 채널 공격에 의해 발생될 수 있는 비밀 키 정보 누출 방지를 위한 효과적인 시큐어 스캔 기술을 제안한다. 본 논문에서 제안하는 시큐어 스캔 설계 기술은 어플리케이션에 최적화 되어있는 암호화 코아를 수정하지 않고 적용을 할 수 있다. 또한 SoC 상의 IEEE1149.1 제어기 표준을 유지하며 기존 방식보다 적은 면적 오버 헤드와 전력 소모 및 높은 고장 검출율을 갖는 기술을 제안한다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.77-86
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• 2010

본 논문은 Advanced Encryption Standard(AES) 암호화 코아가 내장된 System-on-a-Chip(SoC)의 스캔 기반 사이드 채널 공격에 의해 발생될 수 있는 비밀 키 정보 누출 방지를 위한 효과적인 스캔 설계 기술을 제안한다. 본 논문에서 제안하는 시큐어 스캔 설계 기술은 IEEE 1149.1의 명령어 방식을 사용하여 거짓 키를 이용한 테스트를 진행한다. 또한 어플리케이션에 최적화 되어있는 암호화 IP 코아를 수정하지 않고 적용을 할 수 있다. SoC상의 IEEE 1149.1 제어기 표준을 유지하며 기존 방식에 비해 낮은 면적오버헤드 및 전력 소모량을 갖는 기술을 제안한다.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• International Journal of Computer Science & Network Security
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• 제23권10호
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• pp.129-134
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• 2023

The greatest challenge of this century is the protection of stored and transmitted data over the network. This paper provides a new hybrid algorithm designed based on combination algorithms, in the proposed algorithm combined with Hill and the Advanced Encryption Standard Algorithms, to increase the efficiency of color image encryption and increase the sensitivity of the key to protect the RGB image from Keyes attackers. The proposed algorithm has proven its efficiency in encryption of color images with high security and countering attacks. The strength and efficiency of combination the Hill Chipper and Advanced Encryption Standard Algorithms tested by statical analysis for RGB images histogram and correlation of RGB images before and after encryption using hill cipher and proposed algorithm and also analysis of the secret key and key space to protect the RGB image from Brute force attack. The result of combining Hill and Advanced Encryption Standard Algorithm achieved the ability to cope statistically

• 한국항행학회논문지
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• 제23권5호
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• pp.339-344
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• 2019

정보통신 기술 발전에 따른 데이터 보안 위협의 상승에 대비하기 위하여 유도탄 점검 장비에 저장된 자료의 안전성을 보장할 수 있는 기술은 중요하다. 이를 위하여 자료가 누출 되더라도 복원할 수 없게 데이터 저장 시 암호화를 수행하여야 하고, 해당 데이터를 복호화한 후에도 무결성이 보장되어야 한다. 본 논문에서는 데이터 저장 시 대칭키 암호시스템인 AES 알고리즘을 유도탄 점검장비에 적용하고, 각 AES의 각 비트 별 데이터 양에 따른 암호화 복호화 시간을 측정하였다. 또한 기존 점검 시스템에 AES Rijndael 알고리즘을 구현하여 암호화 수행으로 인한 영향을 분석하였고 제안한 암호화 알고리즘을 기존 시스템에 적용하는 것이 적합한지 확인 하였다. 용량별 / 알고리즘 비트수별로 분석한 결과 제안한 알고리즘 적용이 시스템 운용에 영향 없음을 확인하였고, 최적의 알고리즘을 도출할 수 있었다. 추가로 복호화 결과를 초기 데이터와 비교하였고, 해당 알고리즘이 데이터 무결성을 보장할 수 있음을 확인할 수 있었다.

• 한국항행학회논문지
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• 제23권2호
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• pp.207-213
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• 2019

최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다. 본 프로세서는 Verilog HDL (hardware description language)로 기술되었고65nm CMOS 공정을 통해 논리 합성하여 11,080개의 논리 게이트로 구현 가능함을 확인하였다. 결과적으로 각 알고리즘 개별 구현 대비 gate 수 총계에서 약42%의 이점을 보인다.

• IEIE Transactions on Smart Processing and Computing
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• 제6권2호
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• pp.133-139
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• 2017

Vehicles have increasingly evolved and become intelligent with convergence of information and communications technologies (ICT). Vehicle communications (VC) has become one of the major necessities for intelligent vehicles. However, VC suffers from serious security problems that hinder its commercialization. Hence, the IEEE 1609 Wireless Access Vehicular Environment (WAVE) protocol defines a security service for VC. This service includes Advanced Encryption Standard-Counter with CBC-MAC (AES-CCM) for data encryption in VC. A high-speed AES-CCM crypto module is necessary, because VC requires a fast communication rate between vehicles. In this study, we propose and implement an efficient AES-CCM hardware architecture for high-speed VC. First, we propose a 32-bit substitution table (S_Box) to reduce the AES module latency. Second, we employ key box register files to save key expansion results. Third, we save the input and processed data to internal register files for secure encryption and to secure data from external attacks. Finally, we design a parallel architecture for both cipher block chaining message authentication code (CBC-MAC) and the counter module in AES-CCM to improve performance. For implementation of the field programmable gate array (FPGA) hardware, we use a Xilinx Virtex-5 FPGA chip. The entire operation of the AES-CCM module is validated by timing simulations in Xilinx ISE at a speed of 166.2 MHz.

• 디자인학연구
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• 제17권1호
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• pp.179-190
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• 2004

개인생활의 프라이버시와 외부로부터 자신의 안전성(Safety)을 확보하고자하는 노력은 오늘날 기술의 진보와 더불어 보안시스템의 발전을 가져왔다. 특히 아파트형태의 주거생활이 보편화되면서 프라이버시의 확보와 외부침입으로부터 자신과 가족의 보호라는 측면에서 도어락시스템(Door Lock System)의 역할과 기능의 중요성이 증대되고 있다. 이러한 추세에 발맞추어 기술의 발전뿐만 아니라 사용자중심의 다양한 방법의 인터페이스에 대한 연구가 이뤄지고 있으며 그 일환으로 지문이나 홍체인식과 같은 최첨단의 보안시스템이 등장하고 있다. 본 연구는 암호화기술(Advanced Encryption Standard)을 적용하여 보안과 안전성을 확보함과 동시에 사용자가 쉽게 작동하고 사용할 수 있는 인터페이스를 바탕으로 한 도어락 개발에 초점을 두고 있다. 특히 가격 면에서도 기존제품과 경쟁력을 가질 수 있고, 보다 근본적으로 도어락 뿐만 아니라 전반적인 잠금장치에 대한 새로운 가능성과 방법을 모색해 봄으로써 향후 잠금장치와 보안시스템에 대한 대안을 제시코자 한다.