• 전자공학회논문지A
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• 제33A권3호
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• pp.176-186
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• 1996

As the density of VLSI increases, the conventional logic testing is not sufficient to completely detect the new faults generated in design and fabrication processing. Recently, IDDQ testing becomes very attractive since it can overcome the limitations of logic testing. In this paper, G-ATPG (gyeongsang automatic test pattern genrator) is designed which is able to be adapted to IDDQ testing for combinational CMOS VLSI. In G-ATPG, stuck-at, transistor stuck-on, GOS (gate oxide short)or bridging faults which can occur within priitive gate or XOR is modelled to primitive fault patterns and the concept of a fault-sensitizing gate is used to simulate only gates that need to sensitize the faulty gate because IDDQ test does not require the process of fault propagation. Primitive fault patterns are graded to reduce CPU time for the gates in a circuit whenever a test pattern is generated. the simulation results in bench mark circuits show that CPU time and fault coverage are enhanced more than the conventional ATPG using IDDQ test.

• 대한전자공학회논문지SD
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• 제39권9호
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• pp.28-36
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• 2002

VLSI 영역에서 전송선에 발생하는 상호교차 커패시턴스(cross-coupling capacitance)가 중요한 이슈가 됨에 따라 이로 인한 고장을 검출하는 몇 가지 ATPG 알고리즘이 제안되었다. 대부분 단일한 능동선로만을 대상으로 연구가 진행되었으며, 테스트 생성 효율에 비해 많은 시간비용을 감수해야 하는 결과를 내 놓을 수 밖에 없었다. 이에 대한 대안으로 본 논문에서는 다중 선로를 대상으로 하는 잡음 모델에 관해 연구하였다. 본 논문은 다수의 전송선에 영향을 받는 crosstalk 모델을 제시하고 이 모델에 따라 crosstalk 잡음 고장 검출을 목적으로 하는 ATPG 알고리즘을 제안한다. 이 논문에서는 crosstalk에 의한 잡음 고장을 정적 해저드로 조건을 설정하고, 각 게이트에 따라 이 조건을 만족하는 진리표를 만들 것이다. 그 후 PODEM에 기반한 ATPG 알고리즘을 구현한 후 그 결과를 보인다.

• Plant Breeding and Biotechnology
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• 제5권3호
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• pp.237-242
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• 2017

AT-hook proteins of plant have shown to be involved in growth and development through the modification of chromatin architecture to co-regulate transcription of genes. Recently, many genes encoding AT-hook protein have been identified and their involvement in senescence delay is investigated. In this study, soybean transgenic plants overexpressing chromatin architecture-controlling ATPG7 gene was produced by Agrobacterium-mediated transformation and investigated for the positive effect on the important agronomic traits mainly focusing on yield-related components. A total of 27 transgenic soybean plants were produced from about 400 explants. $T_1$ seeds were harvested from all transgenic plants. In the analysis of genomic DNAs from soybean transformants, ATPG7 and Bar fragments were amplified as expected, 975 bp and 408 bp in size, respectively. And also exact gene expression was confirmed by reverse transcriptase-PCR (RT-PCR) from transgenic line #6, #7 and #8. In a field evaluation of yield components of ATPG7 transgenic plants ($T_3$), higher plant height, more of pod number and greater average total seed weight were observed with statistical significance. The results of this study indicate that the introduction of ATPG7 gene in soybean may have the positive effect on yield components.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.792-793
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• 2005

Circuit testing process is very important in IC Manufacturing there are two ways in research for circuit testing improvement. These are ATPG Tool Design and Test simulation application. We are interested in how to use parallel technique such as one-side communication, parallel IO and dynamic Process with data partition for circuit testing improvement and we use one-side communication technique in this paper. The parallel ATPG Tool can reduce the test pattern sets of the circuit that is designed in laboratory for make sure that the fault is not occur. After that, we use result for parallel circuit test simulation to find fault between designed circuit and tested circuit. From the experiment, We use less execution time than non-parallel Process. And we can set more parameter for less test size. Previous experiment we can't do it because some parameter will affect much waste time. But in the research, if we use the best ATPG Tool can optimize to least test sets and parallel circuit testing application will not work. Because there are too little test set for circuit testing application. In this paper we use a standard sequential circuit of ISCAS89.

• 한국통신학회논문지
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• 제25권4A호
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• pp.558-565
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• 2000

조합형 회로에 대한 테스트 패턴 생성의 문제는 거의 만족할 만한 수준에 도달한데 반해 순차형 회로에 대한 테스트 패턴 생성은 여전히 많은 연구를 필요로 하고 있다. 본 연구에서는 효율적인 검사 패턴 생성을 위하여 검사 패턴 생성 과정에서 탐색되어지는 상태 공간 정보의 효율적으로 저장하고, 그렇게 저장된 상태 공간 정보를 이용하여 효율적으로 검사패턴을 생성하는 알고리즘을 제안한다. 그리고 제안된 알고리즘과 기존의 결정적 검사 패턴 생성 알고리즘을 실험을 통하여 비교함으로써 제안된 알고리즘의 효율성을 검증한다.

• 전자공학회논문지A
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• 제30A권9호
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• pp.71-79
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• 1993

This paper proposes a new test pattern generation methodology for combinational logic circuits using neural networks based on a modular structure. The CUT (Circuit Under Test) is described in our gate level hardware description language. By conferring neural database, the CUT is compiled to an ATPG (Automatic Test Pattern Generation) neural network. Each logic gate in CUT is represented as a discrete Hopfield network. Such a neual network is called a gate module in this paper. All the gate modules for a CUT form an ATPG neural network by connecting each module through message passing paths by which the states of modules are transferred to their adjacent modules. A fault is injected by setting the activation values of some neurons at given values and by invalidating connections between some gate modules. A test pattern for an injected fault is obtained when all gate modules in the ATPG neural network are stabilized through evolution and mutual interactions. The proposed methodology is efficient for test generation, known to be NP-complete, through its massive paralelism. Some results on combinational logic circuits confirm the feasibility of the proposed methodology.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.803-806
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• 2007

TRNG (True Random Number Generator)를 테스트 하는 방법은 PRNG (Pseudo Random Number Generator)나 산술연산기를 비롯한 결정적 (deterministic) 소자에 대한 테스트와는 많이 틀려서, 새로운 개념과 방법론이 제시되어야 한다. 하드웨어적으로 결정적인 소자들은 패턴을 사용한 테스트 (ATPG; automatic test pattern generation)에 의해 커버가 될 수 있지만, 순수 난수는 발생 결과의 아날로그적인 특성에 의하여 자동 패턴 생성 방식에 의해 소자를 테스트하기가 불가능하다. 본 논문에서는 하드웨어와 소프트웨어를 결합한 테스트 방식으로 테스트 패턴에 연속적인 패턴의 변화를 주면서 통계적으로 관찰하는 방식인 Diehard test라는 테스트 방식을 연구, 분석하고, 순수 난수의 테스트 시 고려해야 할 주안점을 제안한다.

• 전자공학회지
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• 제20권11호
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• pp.75-84
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• 1993

• 전기의세계
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• 제40권6호
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• pp.30-37
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• 1991

본 고에서는 먼저 chip 기술의 발전 경향을 살펴본 후, 기존 ATPG의 개념과 기법을 알아보고 DL의 개념 및 용도를 소개한 후 DFT의 세가지 주요기법:Ad-hoc기법, Structured기법 및 self-test 기법에 대하여 기술하고자 한다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.145-153
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• 2001

조합회로에 대한 ATPG 알고리듬이 효율적으로 100%의 고장 검출율을 달성할 수 있게 되어 감에 따라서 고장 검출율을 그대로 유지한 상태에서 테스트 패턴을 줄이는 압축 기법의 중요성이 점차로 부각되고 있다. 본 논문에서 제시하는 알고리듬은 고장들간의 독립과 양립 관계에 기초해서, 압축된 테스트 패턴을 위해서는 양립할 수 있는 고장 집합의 크기를 크게 해야 하므로, 고장-패턴 쌍과 고장들간의 독립과 양립 관계를 이용해서 고장-패턴 쌍의 트리 구조를 생성하였다. 이 고장-패턴 트리를 바탕으로 해서 효율적으로 압축된 테스트 패턴을 생성할 수 있었고, ISCAS 85와 ISCAS 89 측정 기준 회로에 대한 결과로 제시된 알고리듬의 우수성을 검증하였다.