깊이 영상을 이용한 동작 인식 시스템에서는 효율적인 알고리즘 적용을 위하여 깊이 영상을 3차원 점군 데이터로 구성되는 실제 공간으로 변환하여 알고리즘을 적용한 후 투영공간으로 변환하여 출력한다. 하지만 변환 과정 중 반올림 오차와 적용되는 알고리즘에 의한 데이터 손실이 발생하게 된다. 본 논문에서는 3차원 점군 데이터에서 깊이 영상으로의 변환 시 반올림 오차와 영상의 크기 변화에 따른 데이터 손실이 발생하지 않는 효율적인 방법과 이를 하드웨어로 구현 하는 방법을 제안 하였다. 최종적으로 제안된 알고리즘은 OpenCV와 Window 프로그램을 사용하여 소프트웨어적으로 알고리즘을 검증하였고, Kinect를 사용하여 실시간으로 성능을 테스트하였다. 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx Zynq-7000 FPGA 보드에 탑재하여 검증하였다.
일차원 어레이 변환자를 기계적으로 움직여 3차원 영상을 얻는 기존의 3차원 초음파 영상 기법은 일차원 배열 변환기가 갖는 고도방향 해상도의 저하를 극복하기 어렵다. 한편 이차원 위상 어레이 변환자를 이용하는 실시간 3차원 영상 시스템은 많은 수의 채널 수를 가지기 때문에 고비용의 매우 큰 빔집속부를 필요로 한다. 이러한 문제점을 극복하기 위해 본 논문에서는 2차원 곡면 어레이 상에서 256 채널의 송수신 부구경을 전기적으로 움직이면서 관심영역의 입체영상을 얻을 수 있는 3차원 영상화 기법을 제안하였다. 이를 위해 본 논문에서는 상용 3차원 영상 장치에 사용되는 기계 주사식 일차원 곡면 어레이 변환자와 측방향과 고도방향으로 동일한 시야각을 갖는 이차원 곡면 어레이 변환자를 설계하였다. 또한 제안된 방법에서는 256 개의 제한된 채널 수를 이용하면서도 송수신 부구경의 크기를 증가시켜 보다 향상된 해상도의 영상을 구현하기 위해 직사각형 모양의 부구경에서 네 모서리 부분의 어레이 소자들을 적절히 제거한 형태의 부구경을 사용하였다. 특히 수신시는 고도방향이나 측방향으로한 배열 소자씩 건너뛰는 희박 어레이 기법을 적용하여 수신 부구경의 크기를 증가시켰다. 또한 수신시 희박 어레이로 인한 소자간의 간격 증가로 인해 유발되는 그레이팅 로브 상승을 억제하기 위해 송신시에는 희박 어레이를 적용하지 않고 폴드-오버 어레이 기법을 적용함으로써 송신부구경의 크기를 측방향과 고도방향으로 각각 두배만큼 증가시키는 효과를 얻었다. 제안한 방법을 통해 기존의 기계 주사식 일차원 어레이 변환자를 이용한 실시간 3차원 시스템과 비교하여 측방향으로는 거의 같고 고도방향으로는 훨씬 우수한 해상도의 영상을 획득할 수 있음을 컴퓨터 모사실험을 통해 검증하였다.
본 연구에서는 실시간 측지계 변환 기법을 사용하는 지리정보시스템에 사용될 고속 변환 모델 개발을 수행하였다. 한 측지계에 준거하여 구축된 지리정보데이터를 다른 측지계에 준거하여 표시하는 경우 원 구축데이터의 좌표를 변환시키지 않고, 화면 표시나 출력 직전에 변환하여 표시하는 방법이 사용된다. 본 연구에서는 이러한 실시간 측지계 변환 작업의 속도를 향상시키고 높은 변환 정확도를 유지하기 위한 방법으로, 지역 분할 변환 매개변수 계산에 의한 2차원 동각상사변환 모델의 적용 방안을 검토하였다. 연구 결과 일정한 범위 안에서는 비교적 많은 계산 시간을 필요로 하는 3차원 측지계 변환과 2차원 등각상사변환이 거의 동일한 변환 정확도를 나타내었으며, 영역분할에 의한 2차원 상사 변환 모델을 적용할 경우 높은 정확도를 유지하고 향상된 변환 속도를 나타내는 실시간 측지계 변환이 가능하다는 결과를 얻게 되었다.
3D 프린터를 이용하여 출력을 하기 위해서는 3D 모델 데이터를 G-code로 변환하는 과정을 수행해야 한다. 일반적으로 3D 모델은 STL 파일 형식으로 저장되는데, 이 파일은 대개 삼각형 형식인 페이셋들의 좌표 데이터를 포함하고 있다. 만약 3D 모델의 크기가 커지거나 정밀도가 높아진다면, 페이셋의 수가 매우 많아지게 되고, 결과적으로 3D 모델에서 G-code로 변환하는 시간이 길어지게 된다. 본 논문에서는 널리 활용되고 있는 Hadoop에서 변환 소프트웨어를 개발하고자 하였다. Hadoop은 마스터 노드와 여러 데이터 노드들이 Map-Reduce 방식으로 작업을 수행한다. 이러한 노드들은 하둡 파일시스템(HDFS)을 공유할 수 있어 작업을 효율적으로 수행할 수 있다. 이에 본 논문에서는 이 시스템의 기능을 활용하여 기존에 개발된 분산 알고리즘을 변형한 후 이를 구현하고자 한다.
하둡 시스템은 대용량의 데이터를 처리할 수 있는 클러스터 기반 개방형 소프트웨어 프레임워크이다. 이는 하둡 분산 파일시스템(HDFS)과 MapReduce 모델을 활용하여 데이터의 병렬 처리를 지원한다. 본 연구에서는 3D 프린터를 위한 3D 모델 데이터를 G-code로 변환하는 알고리즘을 하둡을 활용하여 구현하였다. 4대의 컴퓨터에 하둡 시스템을 설치한 후 전처리-Map-Shuffling-Reduce의 과정을 거쳐 변환작업이 효율적으로 처리하였음을 보일 수 있었다.
교류 220V에 의해 동작하는 점핑링 장치를 제작하고 광센서를 사용하여 링의 높이정보를 받아 부상한 링의 높이를 실시간으로 검출하고 교육적 효과를 높이기 위해 디지털 높이정보를 아날로그 변환하여 쉽게 높이를 알 수 있도록 하였다. 교육용 시스템을 직접 제작하여 시스템을 모형화하여 제어신호를 구하고 제어 프로그램에 의해 원하는 높이로 링을 부상할 수 있도록 하였다. 본 논문은 광센서를 사용하여 링의 위치를 실시간으로 검출하였고 광센서의 배열과 높이 정보를 발광다이오드 5개로 디지털 값을 보여주었고, D/A변환하여 교육용 시스템을 제작하여 A/D 변환기를 통해 데이터 신호처리 하였다. 교육용 시스템을 모형 화하여 원하는 링의 높이를 실시간으로 제어 할 수 있게 하였다.
구형 산업용 계측 장비들은 대부분 직렬 통신 기능만 갖추고 있다. 이러한 장비들을 인터넷으로 연결하기 위한 임베디드 통신 변환기를 구현하였다. 이 장비는 입출력 장치로 한 개의 WAN 포트, 두 개의 LAN 포트, 두 개의 직렬 포트를 갖고 있으며, 소프트웨어에 의하여 직렬 통신과 네트워크 통신 간의 상호 변환 기능을 수행하고, 기존의 직렬-이더넷 변환기와 구별되는 웹 모니터링 기능을 지원한다. ARM922T를 프로세서 코어를 사용하는 MICREL 사의 KS8695 네트워크 전용 칩셋을 사용하여 하드웨어를 구현하였고, 인터넷 기반 원격 제어를 위하여 웹 서버인 boa와 CGI 기능을 활용하였으며, 사설 IP 주소를 갖는 네트워크에서도 인터넷 접속이 가능하도록 IP 공유 기능을 추가하였으며, 통신 변환기의 역할을 수행하는 직렬-이더넷 변환 프로그램을 개발하였다. 그리고 개발된 통신 변환기를 태양열 에너지 전력 생산시스템의 원격 감시 장치로 활용하는 예를 제시하였다.
캐드(CAD) 시스템은 우리가 사용하는 대부분의 산업 제품을 제작하는데 필수적으로 사용되고 있는 중요한 기술로 알려져 있다. 이러한 캐드 기술은 최근 컴퓨터 그래픽스 기술의 발달과 더불어 3차원 캐드 시스템으로 영역을 확장해 나가고 있다. 특히 신발 제조와 같은 특수한 영역의 CAD 시스템들도 3차원 캐드로 발전해 나가고 있다. 신발 설계를 위한 3차원 캐드 시스템은 가죽이나 천 같은 2차원의 부품들을 붙여서 3차원의 제품을 생산하는 작업의 특성상 2차원 데이터와 3차원 데이터 간의 호환성을 제공해야 한다. 또한 실제 작업 현장에서 일하는 많은 신발 캐드 디자이너들은 2차원 CAD환경에 더 익숙하며 작업 효율도 높다. 그러므로 3차원 신발 모델링과 2차원 모델링 사이의 변환은 3차원 캐드시스템에서 무엇보다 중요하다. 본 논문에서는 신발과 같은 3차원 모델의 격자 데이터를 2차원 데이터로 변환하기 위한 평면화(flattening) 방법을 제안한다.
본 논문에서 설계된 시스템은 ${\pm}2.5\;V$ 또는 +5 V의 환경에서 40 MS/s의 샘플링 속도로 약 70 mW의 정전력을 소비하는 고속 신호 처리용 CMOS 10 비트 파이프라인 A/D 변환기이다. 제안된 A/D 변환기는 각 단 사이의 신호를 빠르게 처리하고, 비교기 옵셋에 대한 넓은 보정 범위를 허용하기 위해 단당 1.5 비트 구조를 사용하였다. 고속 저전력 파이프라인 A/D 변환기의 설계를 인해 특별한 성능을 가진 연산 증폭기를 필요로 함에 따라 기존의 폴디드-캐스코드 구조를 기본으로한 이득 향상 구조의 연산 증폭기를 설계하였다. 특히, 연산 증폭기 자동 설계 도구인 SAPICE의 자체 개발로 최적의 성능을 가진 연산 증폭기를 구현하였다. 그리고 신호 비교 시에 소비되는 전력을 감소시키기 위해 정전력을 거의 소비하지 않는 비교기를 채용하였다. 제안된 A/D 변환기는 $1.0{\mu}m$ n-well CMOS 공정을 이용하였으며 ${\pm}0.6$ LSB의 DNL, +1/-0.75 LSB의 INL, 그리고 9.97 MHz의 입력 신호에 대해 56.3 dB의 SNDR의 특성을 보였다.
본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.
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[게시일 2004년 10월 1일]
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