• 제목/요약/키워드: A/D 변환기

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좌우 트렌치를 구비한 분리 주기 테이퍼 도파로 모드 크기 변환기의 설계 및 성능 분석 (Design and analysis of a mode size converter composed of periodically segmented taper waveguide surrounded by trenches)

  • 박보근;정영철
    • 대한전자공학회논문지SD
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    • 제41권12호
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    • pp.43-49
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    • 2004
  • 본 논문에서는 슈퍼하이델타(Super High Delta) 실리카 광도파로와 단일 모드 광섬유 사이의 결합손실을 줄이기 위한 모드 크기 변환기를 설계하였다. 새로운 모드 크기 변환기는 물리적 크기를 최소화하기 위해 주기적으로 분리된 테이퍼 도파로를 사용하였으며 공정을 간단히 하기 위해 수평형 테이퍼를 사용하였다. 또한 결합손실을 개선하기 위해 모드 크기 변환기 주변에 트렌치 구조를 삽입하였다. 최적의 모드 크기 변환기 설계에서 결합손실은 트렌치 구조가 삽입되지 않은 경우는 0.33dB/point 이며 트렌치가 삽입된 경우는 0.2dB/point이다.

10-비트 전류출력형 디지털-아날로그 변환기의 설계 (A Design of 10 bit Current Output Type Digital-to-Analog Converter)

  • 권기협;김태민;신건순
    • 한국정보통신학회논문지
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    • 제9권5호
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    • pp.1073-1081
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    • 2005
  • 본 논문은 상위 7비트와 하위 3비트의 segmented 전류원 구조로서 최적화 된 binary-thermal decoding 방식을 이용한 3.3v 10비트 CMOS D/A 변환기를 제안한다. segmeted 전류원 구조와 최적화 된 binary-thermal decoding 방식을 D/A 변환기가 지니므로 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 0.35um CMOS n-well 표준공정을 이용하여 제작되었으며, 유효 칩면적은 $0.953mm^2$ 이다. 설계된 칩의 상승/하강시간, 정작시간 및 INL/DNL은 각각 1.92/2.1 ns, 12.71 ns, ${\pm}2.3/{\pm}0.58$ LSB로 나타났다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 224mW의 전력소모가 측정되었다.

이진 위상-주파수 검출기와 카운터를 이용한 디지털 위상 고정 루프 회로 설계 (Design of Digital PLL using Binary Phase-Frequency Detector and Counter for Digital Phase Detection)

  • 한종석;윤관;강진구
    • 전기전자학회논문지
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    • 제16권4호
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    • pp.322-327
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    • 2012
  • 본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

CDMA단말기의 LO 신호 위상 잡음에 의한 영향 분석 및 최적화 (Analysis and Optimization of the Phase Noise of the Local Oscillator Signal for the CDMA Mobile Station)

  • 이상원;한명석;김학선;홍신남
    • 한국통신학회논문지
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    • 제27권4C호
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    • pp.380-387
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    • 2002
  • 본 논문에서는 CDMA 단말기에서 요구하는 TIA/EIA/IS-98-D의 최소 요구 성능인 수신기의 수신 감도와 송신기의 ACPR에 영향을 주는 국부발진기의 위상 잡음에 의한 영향을 분석하고 최적화하였다. 수신기와 송신기에 공급되는 국부발진기의 위상 잡음 레벨은 900kHz 오프셋에서 각각 -138.3dBc/Hz와 -1204Bc/Hz 이하를 만족해야 됨을 확인하였으며, 이에 따라 수신기의 하향 변환기에 공급되는 -138.3dB/Hz 이하의 위상 잡음 레벨을 갖는 국부발진기 신호를 송신기의 상향 변환기에 공급하면 수신 감도와 ACPR 성능이 만족된다는 것을 확인할 수 있었다.

Full Flash 8-Bit CMOS A/D 변환기 설계 (A Design of Full Flash 8-Bit CMOS A/D Converter)

  • 최영규;이천희
    • 대한전자공학회논문지
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    • 제27권11호
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    • pp.126-134
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    • 1990
  • CMOS VLSI 기술에서 고속으로 데이타를 인식하기 위해서는 비교적 낮은 전달 콘덕턴스와 MOS 소자 장치들의 불균형을 극복하는 것이 중요하다. 그러나 CMOS 소자들의 한계 때문에 VLSI 회로설계는 일반적으로 CMOS 동작에 알맞도록 바이폴라 A/D(analog-to-digital)변환기가 사용되었다. 또한 파이프라인으로 종속 연결된 RSA에 의하여 전압 비교가 이뤄지는 VLSI CMOS 비교기를 설계하였다. 따라서 본 논문에서는 파이프라인으로 연결된 CMOS 비교기와 병합한 A/D 변환기를 설계하였다.

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d - q 변환을 이용한 교류기 모델링에 관한 연구 (The research on the AC machine modeling using the d-q transform)

  • 박진호;홍선기;김범훈
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 2011년도 제42회 하계학술대회
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    • pp.1878-1879
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    • 2011
  • 주로 사용하는 3상 교류 전동기는 3상의 전압, 전류가 인가되며, 이 3상인 a, b, c상 변수들을 변환하여 d. q, 0축으로 이루어진 직교 좌표계상의 변수로 변환하는 것을 좌표 변환 이라고 하며 통상적으로 교류기의 모델링 또는 해석 시 이 방식을 통하여 실행한다. 기본적으로 좌표 변환 즉 d - q변환은 사용하나 그 이후에 d축과 q축의 전류와 자속쇄교수 구해가는 방식과 d축과 q축을 해석하는 관점의 변화에 따라 모델링에 사용되는 수식이 변환하며 이러한 수식들을 활용하여 모델링을 함으로써 서로의 장단점을 비교하며, 그 비교를 통하여 교류기에 이론적으로 더 근접하고 단순화된 모델링에 대해 연구했다. 그래서 본론에서는 3가지 모델링을 비교한다. 각각의 모델링마다의 장점과 단점이 있으며 그러한 장단점을 비교하여 교류기에 더 근접한 모델링을 결정했다.

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HDD 읽기 채널용 6-bit 800 Msample/s DSDA 아날로그/디지털 변환기의 설계 (Design of 6-bit 800 Msample/s DSDA A/D Converter for HDD Read Channel)

  • 정대영;정강민
    • 정보처리학회논문지A
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    • 제9A권1호
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    • pp.93-98
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    • 2002
  • 본 논문에서는 하드디스크 드라이브 읽기 채널용 아날로그/디지털 변환기를 설계하였다. 본 회로는 고속 저에러율 비교 동작이 가능한 빠른 regenerative autozero 비교기에 기반을 두고 있고, 아키텍쳐에 Double Speed Dual ADC(DADA) 방식을 사용하여 전체 A/D 변환기의 속도를 효과적으로 향상시켰다. 또한 autozero 구조에 적합한 새로운 타입의 thermometer-to-binary 디코더를 사용하여 글리치를 제거하였고 기존의 구조를 보다 최적화시켰다. 이 ADC는 6-bit, 해상도, msample/s 최대 변환속도로 설계되었으며, 390mW 전력 소모와 한 클럭주기의 latency를 가진다. 설계에 0.65m CMOS 공정을 사용하였다.

단순화된 S-R 래치를 이용한 6비트 CMOS 플래쉬 A/D 변환기 설계 (Design of 6bit CMOS A/D Converter with Simplified S-R latch)

  • 손영준;김원;윤광섭
    • 한국통신학회논문지
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    • 제33권11C호
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    • pp.963-969
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    • 2008
  • 본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 100MHz 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 해상도가 1비트씩 증가함에 따라 2배수로 증가하는 S-R 래치 회로를 단순화하여 집적화 하였다. 기존 NAND 기반의 S-R 래치 회로에 사용되던 8개의 MOS 트랜지스터 숫자를 6개로 줄였으며, 비교단의 동적 소비전력을 최대 12.5%까지 감소되도록 설계하였다. 설계된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정을 사용하여 제작되었고, 전원 전압 1.8V, 샘플링 주파수 100MHz에서의 전력소모는 282mW이다. 입력 주파수 1.6MHz, 30MHz에서의 SFDR은 각각 35.027dBc, 31.253dBc이며, 4.8비트, 4.2비트의 ENOB를 나타내었다.

마이크로 전력의 축차근사형 아날로그-디지털 변환기를 위한 시간 도메인 비교기 (A Time-Domain Comparator for Micro-Powered Successive Approximation ADC)

  • 어지훈;김상훈;장영찬
    • 한국정보통신학회논문지
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    • 제16권6호
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    • pp.1250-1259
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    • 2012
  • 본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

Multi SHA 구조의 파이프라인 아날로그-디지털 변환기 설계 (A Design of Pipelined Analog-to-Digital Converter with Multi SHA Structure)

  • 이승우;나유찬;신홍규
    • 한국통신학회논문지
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    • 제30권2A호
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    • pp.114-121
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    • 2005
  • 본 논문에서는 고속 동작을 위한 multi SHA(ammple and hold amplifier) 구조의 파이프라인 A/D 변환기 (analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 연결하여 multi SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point에 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7 비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.