• 정보보호학회논문지
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• 제11권1호
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• pp.64-72
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• 2001

본 논문은 IDEA 알고리즘을 사용한 고속 암호 IC의 설계에 관한 것이다. IDEA 알고리즘을 회로로 구현하기 위하여 전체 회로를 6개의 주요 기능블럭으로 분할하여 설계하였다. 주요 블록으로 암호키 및 복호키 생성부, 입력 데이터 처리부, 암호화 처리부, 출력 데이터 처리부, 그리고 동작모드 제어부 등이 있나. 서브키 생성회로는 연간속도보다 회로면적을 축소시키는 방향으로 설계한 반면, 암호화 처리부는 회로면적보다 연산속도를 증가시키는 방향으로 설계목표를 정했다. 따라서 반복연산에 적합한 파이프라인 구조와 연간속도를 향상시키는 모듈라 승산기를 채택하였다. 특히, 많은 연산시간이 소요되는 모듈라 승산기는 연산속도를 증가시키기 위하여 캐리선택 가산기 및 modified Booth 승 산 알고리즘을 사용하여 한 클럭에 동작하도록 설계하였다. 또한, 입력 데이터 처리부는 데이터를 동작모드에 따라 8-bit, 167-bit 32-bit 단위로 받아들이기 위하여 데이터 버퍼가 8-bit, 16-bit, 32-bit 씩 이동할 수 있도록 하였다. 0.25$\mu\textrm{m}$ 공장기술을 사용하여 시뮬레이션한 결과, 이 IC는 큰 면적을 요구하지 않으면서도 1Gbps 이상의 throughput을 달성하였으며, 회로구현에 약 12,000gates가 소요되었다.

• 인터넷정보학회논문지
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• 제21권3호
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• pp.11-19
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• 2020

본 논문에서는 TEA, XTEA 및 XXTEA 암호 알고리즘을 통합한 병합 TEA 블록 암호 프로세서를 설계한다. TEA 암호 알고리즘이 처음 설계된 이후, 보안 결함을 보완하기 위해 XTEA와 XXTEA 암호 알고리즘이 설계되었다. 3가지 유형의 암호 알고리즘은 128비트의 매스터 키를 사용하며, 설계된 암호 프로세서는 TEA와 XTEA 암호 알고리즘은 64비트 단위로, XXTEA 암호 알고리즘은 32비트의 배수로 최대 256비트까지 가변 길이 메시지 블록에 대한 암·복호화를 수행하도록 구현하였다. 64비트 메시지 블록에 대한 최대 처리율은 137Mbps이며, 256비트 메시지에 대한 최대 처리율은 369Mbps이다. 본 논문에서 설계된 병합 TEA 블록 암호 IP는 경량 암호인 LEA 암호와 비교하여 면적 측면에서는 16%의 이득이 있다. 본 논문에서 설계된 암호 프로세서 IP는 스마트 카드, 인터넷뱅킹, 전자상거래 등과 같은 모바일 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 한국통신학회논문지
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• 제29권10C호
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• pp.1460-1468
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• 2004

본 논문에서는 실생활에 많이 사용되는 멀티미디어의 연산에 꼭 필요한 명령어를 수행할 수 있는 저면적의 저전력 SIMD MAC/MAS(Single Instruction Multiple Data Multiply and ACcumulate/Multiply And Subtract)를 개발하였다. 개발의 목적이 이전에 개발된 64-bit의 고면적, 고성능 MAC/MAS를 저면적, 저비용화하면서 성능 저하를 최소화 하는 것이었기 때문에 이전에 개발된 구조와 비교함으로써 이번 연구의 성과를 판단하였다. 본 논문의 내용은 크게 SIMD MAC의 설계에 대한 내용, 본 설계가 이전의 설계와의 차별성, 그리고 합성 결과 및 결론으로 이루어져 있다. 설계 결과, 이전에 설계되었던 고성능의 64비트 SIMD MAC/班AS에 비해 전체적인 하드웨어의 크기는 32%로 축소되었다. 이는 임베디드 DS(Digital Signal Processor)에 적합하도록 ISA(Instruction Set Architecture)를 개선하였고, 내부 데이터의 대역폭을 32비트로 줄였으며 하드웨어를 보다 최적화하여 설계하였기 때문으로 판단된다.

• 정보보호학회논문지
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• 제22권3호
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• pp.495-504
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• 2012

본 논문에서는 국제 표준 블록 암호 알고리즘인 HIGHT를 CPU 및 GPU 상에서 소프트웨어로 고속화 구현하기 위한 다양한 방법을 시도한다. 먼저 CPU 상에서는 32비트 및 64비트 운영체제를 고려하고 비트 슬라이싱 및 바이트 슬라이싱 기법을 적용한다. 이들 최적화 기법의 적용 결과, Intel core i7 920 CPU 상에서 64비트 운영체제를 이용할 경우 최대 1.48Gbps의 속도를 보여 슬라이싱이 적용되지 않은 기존 구현에 비해 최대 2.4배 빠른 성능을 확인할 수 있었다. 한편 GPU 상에서는 NVIDIA의 CUDA 라이브러리를 활용하였으며, 서브키 및 F 함수를 위한 룩업 테이블 등과 같이 자주 사용되는 데이터를 공유 메모리에 저장하여 사용하고, 전역 메모리에서 데이터를 읽어올 때는 통합 접근(coalesced access) 기법을 사용하는 등 최적화 기법들을 적용해 구현하였다. 특히 본 논문은 GPU 상에서 HIGHT를 최적화한 최초의 결과로, GPU 상에서도 바이트 슬라이싱 기법을 적용할 경우 단순 구현 결과보다 20% 이상 빠른 성능을 확인할 수 있었으며, CPU에 비해서는 약 31배 빠른 결과를 얻을 수 있었다.

• 한국멀티미디어학회논문지
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• 제4권2호
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• pp.182-188
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• 2001

본 논문에서는 동역학계를 해석하는 방법들 중의 한가지인 다차원 셀룰라 오토마타에 기초한 난수열 발생 시스템을 제안하였다. 제안된 난수열 발생 시스템은 키의 사용이 요구되는 경우와 요구되지 않는 경우에 모두 적용이 가능하도록 구성되었으며, 키를 사용하는 경우 키의 크기는 128bits에서 256bits까지 가변적으로 사용할 수 있게 구성되었다. 제안된 난수열 발생 시스템의 수행속도는 Pentium MMX 200MHz (64M RAM, Windows 98) 환경에서 약 280Mbits/sec로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.187-189
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• 2018

본 논문에서는 Secure Hash Algorithm3-512 (SHA3-512) 해시 함수의 최적 하드웨어 설계조건을 분석하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트 그리고 1600-비트의 5가지 데이터 패스로 설계하여 RTL 시뮬레이션을 통해 기능을 검증하였으며, Xilinx Virtex-5 FPGA 디바이스로 합성한 결과를 바탕으로 최대 동작주파수, 처리율 그리고 슬라이스 수를 비교하였다. 분석 결과로부터, SHA3-512 해시 코어를 1600-비트의 데이터 패스로 설계하는 것이 가장 우수한 성능을 갖는 것으로 확인되었다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.205-210
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제10권8호
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• pp.223-230
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• 2021

ICISC'20에서 발표된 경량 블록암호 PIPO는 비트 슬라이스 기법 적용으로 효율적인 구현이 되었으며, 부채널 내성을 지니기에 안전하지 않은 환경에서도 안정적으로 사용 가능한 경량 블록암호이다. 본 논문에서는 ARM 프로세서를 대상으로 PIPO의 병렬 최적 구현을 제안한다. 제안하는 구현물은 8평문, 16평문의 병렬 암호화가 가능하다. 구현에는 최적의 명령어 활용, 레지스터 내부 정렬, 로테이션 연산 최적화 기법을 사용하였다. 또한 레지스터 내부 정렬을 매 라운드마다 진행하는 구현물과, 정렬을 최소화하는 구현물 두 종류로 구분하여 구현한다. 구현은 A10x fusion 프로세서를 대상으로 한다. 대상 프로세서 상에서, 기존 레퍼런스 PIPO 코드는 64/128, 64/256 규격에서 각각 34.6 cpb, 44.7 cpb의 성능을 가지나, 제안하는 기법 중, 일반 구현물은 8평문 64/128, 64/256 규격에서 각각 12.0 cpb, 15.6 cpb, 16평문 64/128, 64/256 규격에서 각각 6.3 cpb, 8.1 cpb의 성능을 보여준다. 이는 기존 대비 각 규격별로 8평문 병렬 구현물은 약 65.3%, 66.4%, 16평문 병렬 구현물은 약 81.8%, 82.1% 더 좋은 성능을 보인다. 레지스터 최소 정렬 구현물은 8평문 64/128, 64/256 규격에서 각각 8.2 cpb, 10.2 cpb, 16평문 64/128, 64/256 규격에서 각각 3.9 cpb, 4.8 cpb의 성능을 보여준다. 이는 기존 레퍼런스 코드 구현물 대비 각 규격별로 8평문 병렬 구현물은 약 76.3%, 77.2%, 16평문 병렬 구현물은 약 88.7% 89.3% 더 향상된 성능을 가진다.

• 정보보호학회지
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• 제2권2호
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• pp.64-80
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• 1992

전화망을 통과하는 음성신호에 대하여, 실시간에 공개열쇠방식의 암호화/복호화를 하기 위한 반도체 IC제조공정평가를 실시하였다. 초당 64k bit의 정보에 대하여 256 bit이상의 key를 갖는 RSA 방식 암호화를 위하여 modular multiplication 환경과 redundant number system을 채택하여 algori-multiple input shift register 를 사용하는 회로로 충족시키는 과정에서, 1.0 $이하의 CMOS공정이 요구된다는 결론에 도달하였으며, 이들 회로의 타당성은 저속 RSA chip의 분석 결과와 비교하여 확인하였다.

• 전자공학회논문지
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• 제53권4호
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• pp.59-67
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• 2016

각종 계량기, 웨어러블 디바이스 등의 사물에 통신기능을 내장하여 인터넷에 연결하는 사물인터넷 (Internet of Things or IoT) 기술의 발전과 함께, 이에 사용 가능한 소면적 임베디드 프로세서에 대한 수요가 증가하고 있다. 본 논문에서는 이러한 사물인터넷 분야에 사용 가능한 소면적 32-bit 파이프라인 프로세서인 Juno를 소개한다. Juno는 즉치 값 확장이 편리한 EISC (extendable instruction set computer) 구조이며, 파이프라인의 데이터 의존성을 줄이기 위해 2/3단 파이프라인 구조를 택하였다. PC (program counter) 레지스터와 두 개의 파이프라인 레지스터만을 컨트롤함으로써 전체 파이프라인을 컨트롤할 수 있는 간단한 구조의 소면적 파이프라인 컨트롤러를 갖는다. 무선 통신에 필요한 암호화 등의 연산을 수행하기 위한 $32{\times}32=64$ 곱셈 연산, 64/32=32 나눗셈 연산, $32{\times}32+64=64$ MAC 연산, 32*32=64 Galois 필드 곱셈 연산을 모두 지원하지만, 모든 연산기를 선택적으로 구현하여 필요에 따라서는 면적을 줄이기 위해 일부 연산기를 제외하고도 프로세서를 재합성할 수 있다. 이 경우 정수 코어의 gate count는 12k~22k 수준이고, 0.57 DMIPS/MHz와 1.024 Coremark/MHz의 성능을 보인다.