• 전기전자학회논문지
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• 제14권2호
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• pp.64-68
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• 2010

본 논문은 작은 사이즈가 요구되는 제한적인 모바일 환경의 프로세서에서 별도의 연산기 없이 제안된 Dual Phase 명령어 구조를 이용해 효율적인 로그와 지수 연산이 가능한 방법을 제안한다. Floating Point 자료형의 지수부와 실수부를 추출하는 명령어 세트와 테일러 급수 전개를 이용해 로그의 근사치를 계산하여 24비트 단정도 부동 소수점을 연산하고, Dual Phase 명령어 구조를 활용해 명령어 실행 사이클을 줄였다. 제안된 구조는 별도의 연산기를 두는 구조보다 작은 사이즈를 유지하면서 성능저하를 33%까지 최소화 할 수 있는 구조이다.

• 한국통신학회논문지
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• 제26권11A호
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• pp.1803-1811
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• 2001

본 논문에서는 미국의 유선 케이블 모뎀 규격인 MCNS(Multimedia Cable Network System) DOCSIS(Data Over Cable Service Interface Specification)를 만즉하는 하향 채널의 64/256-QAM 수신부 FEC(Forward Error Correction)를 분석하였다. FEC는 기본적으로 RS(Reed-Solomon) 계층과 TCM(Trellis Coded Modulation) 계층으로 구분되며, 여기에 추가적으로 interleaving과 randomizer 계층들이 결합되어 있다. AWGN(Additive White Gaussian Noise) 환경에서의 BER(Bit Error Rate) 성능평가를 통해 수신부 연판정 비터비 복호기(soft Viterbi decoder)의 추적 깊이(trace-back depth)와 양자화 레벨(quantization level)의 크기에 따라 부호화 이득이 변함을 확인하였다.

• 정보보호학회지
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• 제3권4호
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• pp.69-88
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• 1993

이 시리즈를 시작하면서 제3권 제2호(1993.6)에 sc27국제표준화 현황을 정리해 보고했었다. 필자와 산업연구원의 이경석 박사가 1993년 10월 파리에서 열린 SC27 국제표준 총회에 다녀와 새로 정리된 최신의 표준화현황은 11월 20일 개최되는 1993년도 한국통신정보보호학회 학술대회에서 특별보고회로 발표되며그 내용은 논문집에 포함되어 있으니 참고 바란다. 이번 호에는n비트의 입출력을 갖는 블럭암호화 알고리즘의 사용방법에 관해 1991년에 국제표준이 된 문서 IS 10116를 소개한다. 이보다 앞서 1987년 IS 8372로 거의 같은 내용의 국제표준이 n=64의 경우에 한정되어 만들어져 사용되어왔다. 1992년 정보보안 국제총회에서 IS 10116이 IS8372의 내용을 포함하며 IS 10116가 IS 8372보다 더 잘 서술되어 있으므로 IS 3872를 국제표준으로 놓아두자는 결론을 냈었다.

• Journal of information and communication convergence engineering
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• 제11권3호
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• pp.190-198
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• 2013

Recently, one of the most vital advancement in the field of finance is high-performance trading using field-programmable gate array (FPGA). The objective of this paper is to design high-performance Black Scholes option trading system on an FPGA. We implemented an efficient Black Scholes Call Option System IP on an FPGA. The IP may perform 180 million transactions per second after initial latency of 208 clock cycles. The implementation requires the 64-bit IEEE double-precision floatingpoint adder, multiplier, exponent, logarithm, division, and square root IPs. Our experimental results show that the design is highly efficient in terms of frequency and resource utilization, with the maximum frequency of 179 MHz on Altera Stratix V.

• 센서학회지
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• 제24권2호
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• pp.107-112
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• 2015

HIGHT is an 64-bit block cipher, which is suitable for low power and ultra-light implementation that are used in the network that needs the consideration of security aspects. This paper presents a parallel key scheduler that generates the whitening keys and subkeys simultaneously for both encryption and decryption processes. We construct the reverse LFSR and key generation blocks to generate the keys for decryption process. Then, the new key scheduler is made by sharing the common logics for encryption and decryption processes to minimize the increase in hardware complexity. From the simulation results, the logic size is increased 1.31 times compared to the conventional HIGHT. However, the performance of HIGHT including the proposed key scheduler can be increased by two times compared to the conventional counterpart.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.55-57
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• 2004

DCT(Discrete Cosine Transform)는 현존하는 블록기반 영상 압축 코딩기법의 핵심이 되는 부분이다. 많은 고속 방법이 제안되었으며, 최근 들어 SIMD 병렬구조를 이용한 고속방법들이 제안되고 있다. 본 논문에서는 SIMD명령어를 가지는 프로세서에서 4$\times$4 정수변환의 속도를 최적화하기 위한 알고리즘을 제안한다. 본 논문에서 제안하는 알고리즘은 128비트 SIMD영령어로 확장이 가능하며 비슷한 구조를 가지는 Hadamard 변환에서 적용할 수 있다. 제안하는 방법을 펜티엄4 2.4G에서 구현할 경우 H.264 참조 부호화기의 4$\times$4 정수변환 방법보다 64비트 SIMD 명령어를 사용할 경우 4.34배 128-bit SIMD 명령어를 사용할 경우 6.77배의 성능을 얻을 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.837-840
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• 2002

본 논문에서는 해쉬 함수를 바탕으로 한 메시지 인증 코드 중의 하나인 MD5 를 하드웨어로 설계하였다. MD5 는 block-chained digest 알고리즘으로 64 단계의 동일한 단계 연산 구조를 가지므로 가장 기본적인 연산 한 단계를 구현하여 반복적으로 수행하는 구조로 설계하였다. 단계 연산구조 내에서는 연속된 32bit 덧셈 연산이 이루어지는데 기존의 CLA(carry-lookahead-adder)만을 사용하여 구현한 구조 대신 본 논문에서는 CSA(carry-save-adder)와 CLA 를 혼용하였다. 덧셈연산의 결과는 순서와 상관없기 때문에 연산자의 덧셈 순서를 리스케줄링 하였으며, 이는 기존의 CLA 만을 이용한 방법과 비교하여 최장지연 경로를 15% 줄여 훨씬 빠르게 연산을 수행하고, 전체 면적도 30%를 줄일 수 있었다. 결과적으로 본 논문에서 제안하는 구조는 지금까지 나온 어떤 MD5 프로세서 보다 작고 빠른 프로세서를 구현 할 수 있을 것으로 판단된다.

• 한국컴퓨터정보학회논문지
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• 제5권3호
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• pp.64-69
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• 2000

본 논문은 고속 및 고압축을 위한 프랙탈 영상 부호화 기법에 대해서 제안한다. 먼저, 원영상의 크기를 스케일링 방식 및 비트플레인 이용하여 1/2 및 1/4로 축소한다. 이어서, 부호화 시간의 단축을 위해 제한된 영역내에서 원영상의 1/4 크기의 도메인 블록과 가장 유사한 블록을 원영상의 1/2 크기를 가지는 레인지 영역에서 찾는다. 실험 결과, 제안된 알고리즘은 재퀸의 방식에 비해 화질은 다소 저하되었으나, 부호화 시간과 압축율은 많이 향상되었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.42-45
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• 2012

A network processor (NP) is an application-specific instruction-set processor for fast and efficient packet processing. There are many issues in compiler's code generation and optimization due to NP's hardware constraints and special hardware support. In this paper, we describe in detail how to resolve the issues. Our compiler was developed on LLVM 3.0 and the NP target was our in-house network processor which consists of 32 64-bit RISC processors and supports multi-context with special hardware structures. Our compiler incurs only 9.36% code size overhead over hand-written code while satisfying QoS, and the generated code was tested on a real packet processing hardware, called S20 for code verification and performance evaluation.

• ETRI Journal
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• 제43권5호
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• pp.900-908
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• 2021

This paper proposes thermometer-code latches having five and six transistors for unidirectional and bidirectional thermometer-code shift-registers, respectively. The proposed latches omit the set and reset transistors by changing from two supply voltage nodes to the set and reset signals in the cross-coupled inverter. They set or reset the data by changing the supply voltage to ground in either of two inverters. They reduce the number of transistors to five and six compared with the conventional thermometer-code latches having six and eight transistors, respectively. The proposed thermometer-code latches were simulated using a 65 nm complementary metal-oxide-semiconductor (CMOS) process. For comparison, the proposed and conventional latches are adapted to the 64 bit thermometer-code shift-registers. The proposed unidirectional and bidirectional shift-registers occupy 140 ㎛² and 197 ㎛², respectively. Their consumption powers are 4.6 ㎼ and 5.3 ㎼ at a 100 MHz clock frequency with the supply voltage of 1.2 V. They decrease the areas by 16% and 13% compared with the conventional thermometer-code shift-register.