• 마이크로전자및패키징학회지
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• 제28권4호
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• pp.31-39
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• 2021

본 논문에서는 FEM(유한요소법)을 사용하여 PoP (Package on Package)용 PCB를 unit(유닛)과 substrate(서브스트레이트)로 분리한 warpage 해석과 warpage에 미치는 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 SN비(Signal-to-Noise ratio)로 분석하였다. 해석 결과에 의하면 유닛 PCB는 회로층의 영향이 대단히 높았는데 특히 외층의 영향도가 높았다. 반면에 서브스트레이트 PCB는 회로층의 영향도가 높았으나 유닛 PCB에 비해 상대적으로 낮았으며 오히려 솔더 레지스트의 영향도가 증가하였다. 따라서 유닛 PCB와 서브스트레이트 PCB를 동시에 고려하여 PoP PCB의 층별 구조는 외부와 내부 회로층은 두껍게, 윗면 솔더 레지스트는 얇게 설계하고 바닥면 솔더 레지스트의 두께를 5 ㎛와 25 ㎛ 사이의 두께를 선정하는 바람직하다.

• 한국전자파학회논문지
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• 제17권6호
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• pp.529-537
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• 2006

소형 고주파 회로 설계에서 PCB 레이아웃의 집적도가 증가하면서 다층 기판이 많이 사용되고 있다. 본 논문에서는 다층 기판의 한 예인 4층 기판에서 비아(via)로 연결된 결합 선로의 누화를 회로 접근법을 사용하여 이론적으로 계산하는 방법에 대해 연구해 보았다. 4층 기판에서 비아로 연결된 결합 선로를 세 구간, 즉, 접지면을 그라운드로 사용하는 마이크로스트립 결합 선로와 비아 상단 구간, 비아 중간단 구간, 그리고 비아 하단과 전력면을 그라운드로 사용하는 마이크로스트립 결합 선로 구간으로 나누고 각 구간을 ABCD 행렬로 나타내었다. 이 세 구간을 직렬 연결하여 4층 기판에서 비아로 연결된 결합 선로의 누화를 근사적으로 계산하였다. 계산된 결과와 HFSS 시뮬레이션 결과를 비교함으로써 4층 기판에서 비아로 연결된 몇 가지 형태의 결합 선로에서의 누화를 근사적으로 계산하는 방법의 타당성을 보였다.

• 마이크로전자및패키징학회지
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• 제25권4호
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• pp.59-66
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• 2018

본 논문에서는 수치해석을 사용하여 반도체용 패키지에 적용된 인쇄회로기판 (PCB(printed circuit board)) 구조를 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용하여 warpage를 해석함으로써 단일 구조 PCB 모델링의 유용성을 분석하였다. 해석에는 3층과 4층 회로층을 갖는 PCB가 사용되었다. 또한 단일 구조 PCB의 재료 특성값을 얻기 위해 실제 제품을 대상으로 측정을 수행하였다. 해석 결과에 의하면 PCB를 다층 구조로 모델링한 경우에 비해 단일 구조로 모델링한 경우에 warpage가 증가하여 PCB 구조의 모델링에 따른 warpage 분석결과가 분명한 유의차가 있었다. 또한, PCB의 회로층이 증가하면 PCB의 기계적 특성인 탄성계수와 관성모멘트가 증가하여 패키지의 warpage가 감소하였다.

• 마이크로전자및패키징학회지
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• 제19권3호
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• pp.77-82
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• 2012

본 연구에서는 칩을 기판에 내장하기 위해 상용화된 CSR사의 bluetooth chip을 이용하여 표면의 솔더볼을 제거하고 PCB소재와 공정을 이용하는 embedded active PCB 공정에 관한 연구를 하였다. 솔더볼이 제거된 칩과 PCB는 구리 도금 공정으로 연결되었으나 열 충격시 표면처리를 하지 않았을 시 칩의 표면과 ABF 간의 de-lamination 현상이 발견되었고, 이를 해결하기 위해 칩의 polyimide passivation layer에 디스미어와 플라즈마 공정을 이용하여 조도 형성을 하는 연구를 진행하였다. SEM(Scanning Electron Microscope) 과 AFM(Atomic Force Micrometer)을 통하여 표면을 관찰하였고, XPS(X-ray Photoelectron Spectroscopy)를 이용하여 표면의 화학적 구조의 변화를 관찰하였다. 실험결과 플라즈마 처리 시 표면 조도형성이 되었으나 그 밀도가 조밀하지 못하였지만 디스미어 공정과 함께 처리하였을 시 조도의 조밀도가 높아 열 충격을 가하였을 시에도 칩의 polyimide layer와 ABF간의 de-lamination 현상이 발견되지 않았다.

• 마이크로전자및패키징학회지
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• 제22권4호
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• pp.47-56
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• 2015

본 논문에서는 HDI(High Density Interconnection) 기판의 코어로 사용될 수 있는 카본 CCL(Copper Claded Layer)의 열거동 및 신뢰성 특성을 실험과 CAE를 이용한 수치해석을 통해 평가하였다. 카본 CCL의 특성평가를 위해 기존 FR-4 코어와 heavy cu 코어와 비교하였다. 연구결과에 의하면 pitch계열 카본코어가 적용된 PCB의 휨강도가 가장 높고 온도에 따른 변형량이 가장 낮았다. 또한, HDI 신뢰성평가 기준의 TC(Thermal Cycling), LLTS(Liquid-to-Liquid Thermal Shock), Humidity 실험을 통해 카본코어가 적용된 PCB는 신뢰성이 확보되었음을 확인하였다. 카본 파이버에 의한 불균일한 비아홀의 표면형상 여부와 드릴비트 마모 가능성을 분석하였는데 비아홀의 표면은 균일하고, 드릴비트의 표면도 매끄러워 카본 CCL의 우수한 드릴가공성도 확인하였다.

• 한국산학기술학회논문지
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• 제19권2호
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• pp.639-643
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• 2018

전자 시스템이 소형화, 이동성의 요구에 따라 전력 변환의 필요성이 계속 증가하고 있다. 또한 전력 변환에는 전력 효율과 함께 전력 변환시스템의 소형화를 위해 적용하는 스위칭에 의한 잡음으로부터 시스템 안정성이 보장되어야 한다. 따라서 전력 변환시 스위칭 잡음을 감소시킬 수 있는 대책이 필수적이다. 본 논문에서는 DC/DC Buck Converter회로를 구성하였고, reference plane을 갖는 4층 PCB 회로 구조에서 부품의 배치를 변경할 경우 발생하는 스위칭 잡음특성을 비교 분석하였다. 또한, Reference Plane을 제거한 양면 PCB회로 구조에서 부품 배치를 달리하였을 경우 스위칭 잡음 특성을 각각 시뮬레이션으로 비교 분석하였다. 그 결과 4층 PCB회로 구조에서는 Current return path에 따라 Radiated Emission 특성이 12dB, Conducted Emission 특성이 7~8dB 감소됨을 확인하였다. 또한 양면 PCB회로 구조에서는 Conducted Emission이 20~25dB 감소됨을 확인하였다. 이로써 전력 변환 회로를 설계할 경우 Current return path의 구성에 따라 잡음 특성을 향상시킬 수 있음을 확인하였다.

• 한국재료학회지
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• 제24권4호
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• pp.186-193
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• 2014

A thin Cu seed layer for electroplating has been employed for decades in the miniaturization and integration of printed circuit board (PCB), however many problems are still caused by the thin Cu seed layer, e.g., open circuit faults in PCB, dimple defects, low conductivity, and etc. Here, we studied the effect of heat treatment of the thin Cu seed layer on the deposition rate of electroplated Cu. We investigated the heat-treatment effect on the crystallite size, morphology, electrical properties, and electrodeposition thickness by X-ray diffraction (XRD), atomic force microscope (AFM), four point probe (FPP), and scanning electron microscope (SEM) measurements, respectively. The results showed that post heat treatment of the thin Cu seed layer could improve surface roughness as well as electrical conductivity. Moreover, the deposition rate of electroplated Cu was improved about 148% by heat treatment of the Cu seed layer, indicating that the enhanced electrical conductivity and surface roughness accelerated the formation of Cu nuclei during electroplating. We also confirmed that the electrodeposition rate in the via filling process was also accelerated by heat-treating the Cu seed layer.

• 한국전자파학회논문지
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• 제20권12호
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• pp.1272-1278
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• 2009

본 논문은 신호 전송용 비아가 있는 4층 PCB(Printed Circuit Boards)의 P/G(power/ground)면 사이에서 발생되는 공진을 상쇄시켜 복사성 방사(RE: Radiated Emission) 성능을 개선할 수 있는 기법을 제안하였다. 면간 공진 상쇄를 확인하기 위하여 비아가 있는 4층 PCB에서 신호 전송 선로의 전송 특성, PCB 개방 모서리를 통한 방사(radiation)와 RE 세기를 계산하고, 측정하여 제안된 기법의 타당성을 입증하였다.

• 전기전자학회논문지
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• 제25권4호
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• pp.591-597
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• 2021

본 논문에서는 전자파 방출을 줄이기 위해 필터나 디커플링 캐패시터를 사용하는 대신에 PCB 내의 칩 배치, 배선 모양 등을 변경하여 위험신호의 배선 길이와 귀환경로를 짧게 하는 EMC 고려 PCB 설계 기법을 제안하였다. 제안하는 기법에서는 PCB 상의 여러 가지 신호에 대해 신호속도를 계산하고, 신호속도가 가장 높은 위험신호에 대해 선로를 가능한 짧게 하도록 가장 먼저 칩의 위치를 선정하고 배선도 가장 먼저 수행해야 한다. 또 위험신호의 귀환경로에 불연속이 발생하지 않도록 설계하며 귀환경로의 기준이 되는 전원판과 접지판이 분할되어 있지 않도록 한다. CISPR-32, CISPR-25 등의 전자파 적합성 시험을 통과하지 못했던 차량용 블루투스 지향성 스피커에 이 기법을 적용하여 PCB를 재설계한 후 EMC 측정을 수행하였더니 해당 전자파 적합성 시험을 수월하게 통과할 수 있었다. 제안하는 기법은 EMC 특성이 중요한 전자기기에 유용하게 쓰일 수 있다.

• 마이크로전자및패키징학회지
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• 제29권4호
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• pp.77-82
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• 2022

PCB 기판의 구리 식각 시 전기도금된 배선과 기지층의 전도층은 다른 에칭 특성을 가지며 이로 인한 배선의 과에칭과 배선기저부의 언터컷 현상이 보고되고 있다. 본 연구에서는 구리 에칭의 조성 변화에 따른 구리 에칭 특성에 대하여 연구하였다. 분극법과 OCV (open circuit voltage)를 이용하여 에칭액의 전기도금 구리와 기지층 구리의 최적 과산화수소와 황산의 농도를 얻었다. OCV와 ZRA (zero resistance ammeter)분석법을 이용하여 억제재의 효과를 비교하였다. 구리배선과 기지층간의 갈바닉 전류를 ZRA 방법을 이용하여 측정 비교하였다. 갈바닉 전류를 최소화하는 억제재를 ZRA를 이용한 갈바닉 쌍으로부터 선택할 수 있었다.