• 제목/요약/키워드: 3D chip stacking

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Mold-Flow Simulation in 3 Die Stack Chip Scale Packaging

  • Rhee Min-Woo
    • 한국마이크로전자및패키징학회:학술대회논문집
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    • 한국마이크로전자및패키징학회 2005년도 ISMP
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    • pp.67-88
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    • 2005
  • Mold-Flow 3 Die Stack CSP of Mold array packaging with different Gate types. As high density package option such as 3 or 4 die stacking technologies are developed, the major concerning points of mold related qualities such as incomplete mold, exposed wires and wire sweeping issues are increased because of its narrow space between die top and mold surface and higher wiring density. Full 3D rheokinetic simulation of Mold flow for 3 die stacking structure case was done with the rheological parameters acquired from Slit-Die rheometer and DSC of commercial EMC. The center gate showed severe void but corner gate showed relatively better void performance. But in case of wire sweeping related, the center gate type showed less wire sweeping than corner gate types. From the simulation results, corner gate types showed increased velocity, shear stress and mold pressure near the gate and final filling zone. The experimental Case study and the Mold flow simulation showed good agreement on the mold void and wire sweeping related prediction. Full 3D simulation methodologies with proper rheokinetic material characterization by thermal and rheological instruments enable the prediction of micro-scale mold filling behavior in the multi die stacking and other complicated packaging structures for the future application.

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슈퍼 칩 구현을 위한 헤테로집적화 기술 (Ultimate Heterogeneous Integration Technology for Super-Chip)

  • 이강욱
    • 마이크로전자및패키징학회지
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    • 제17권4호
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    • pp.1-9
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    • 2010
  • 삼차원 집적화기술의 현황과 과제 및 향후에 요구되어질 새로운 삼차원 집적화기술의 필요성에 대해 논의를 하였다. Super-chip 기술이라 불리우는 자기조직화 웨이퍼집적화 기술 및 삼차원 헤테로집적화 기술에 대해 소개를 하였다. 액체의 표면장력을 이용하여지지 기반위에 다수의 KGD를 일괄 실장하는 새로운 집적화 기술을 적용하여, KGD만으로 구성된 자기조직화 웨이퍼를 다층으로 적층함으로써 크기가 다른 칩들을 적층하는 것에 성공을 하였다. 또한 삼차원 헤테로집적화 기술을 이용하여 CMOS LSI, MEMS 센서들의 전기소자들과 PD, VC-SEL등의 광학소자 및 micro-fluidic 등의 이종소자들을 삼차원으로 집적하여 시스템화하는데 성공하였다. 이러한 기술은 향후 TSV의 실용화 및 궁극의 3-D IC인 super-chip을 구현하는데 필요한 핵심기술이다.

3차원 집적회로 반도체 칩 기술에 대한 경향과 전망 (Trend and Prospect for 3Dimensional Integrated-Circuit Semiconductor Chip)

  • 권용재
    • Korean Chemical Engineering Research
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    • 제47권1호
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    • pp.1-10
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    • 2009
  • 작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.

웨이퍼 레벨 3D Integration을 위한 Ti/Cu CMP 공정 연구 (Ti/Cu CMP process for wafer level 3D integration)

  • 김은솔;이민재;김성동;김사라은경
    • 마이크로전자및패키징학회지
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    • 제19권3호
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    • pp.37-41
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    • 2012
  • Cu 본딩을 이용한 웨이퍼 레벨 적층 기술은 고밀도 DRAM 이나 고성능 Logic 소자 적층 또는 이종소자 적층의 핵심 기술로 매우 중요시 되고 있다. Cu 본딩 공정을 최적화하기 위해서는 Cu chemical mechanical polishing(CMP)공정 개발이 필수적이며, 본딩층 평탄화를 위한 중요한 핵심 기술이라 하겠다. 특히 Logic 소자 응용에서는 ultra low-k 유전체와 호환성이 좋은 Ti barrier를 선호하는데, Ti barrier는 전기화학적으로 Cu CMP 슬러리에 영향을 받는 경우가 많다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 기술을 위한 Ti/Cu 배선 구조의 Cu CMP 공정 기술을 연구하였다. 다마싱(damascene) 공정으로 Cu CMP 웨이퍼 시편을 제작하였고, 두 종류의 슬러리를 비교 분석 하였다. Cu 연마율(removal rate)과 슬러리에 대한 $SiO_2$와 Ti barrier의 선택비(selectivity)를 측정하였으며, 라인 폭과 금속 패턴 밀도에 대한 Cu dishing과 oxide erosion을 평가하였다.

동시 양방향 통신이 가능한 2-Gbps 인덕터 결합 링크 (A 2-Gbps Simultaneous Bidirectional Inductively-Coupled Link)

  • 전민기;유창식
    • 전자공학회논문지
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    • 제50권3호
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    • pp.42-49
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    • 2013
  • 본 논문에서는 동시에 양방향 통신이 가능한 inductively-coupled link를 제안하고자 한다. 기존의 inductively-coupled link의 경우 채널을 통해 양방향 데이터 전송이 가능하지만 동시에 양방향으로 데이터 전송은 불가능하였다. Echo를 효과적으로 제거함으로써 동시에 양방향 통신이 가능하게 하였고 데이터 전송률 또한 높일 수 있었다. 동시에 양방향 통신 구조에서 각각의 chip은 송신과 수신을 동시에 수행한다. 테스트를 위해 3차원으로 chip을 적층하는 대신 하나의 chip 내에서 유사한 테스트 환경을 구현하였으며 $0.13-{\mu}m$ CMOS 공정을 이용하여 제작 되었다.

Post Silicon Management of On-Package Variation Induced 3D Clock Skew

  • Kim, Tak-Yung;Kim, Tae-Whan
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제12권2호
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    • pp.139-149
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    • 2012
  • A 3D stacked IC is made by multiple dies (possibly) with heterogeneous process technologies. Therefore, die-to-die variation in 2D chips renders on-package variation (OPV) in a 3D chip. In spite of the different variation effect in 3D chips, generally, 3D die stacking can produce high yield due to the smaller individual die area and the averaging effect of variation on data path. However, 3D clock network can experience unintended huge clock skew due to the different clock propagation routes on multiple stacked dies. In this paper, we analyze the on-package variation effect on 3D clock networks and show the necessity of a post silicon management method such as body biasing technique for the OPV induced 3D clock skew control in 3D stacked IC designs. Then, we present a parametric yield improvement method to mitigate the OPV induced 3D clock skew.

3-D Hetero-Integration Technologies for Multifunctional Convergence Systems

  • 이강욱
    • 마이크로전자및패키징학회지
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    • 제22권2호
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    • pp.11-19
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    • 2015
  • Since CMOS device scaling has stalled, three-dimensional (3-D) integration allows extending Moore's law to ever high density, higher functionality, higher performance, and more diversed materials and devices to be integrated with lower cost. 3-D integration has many benefits such as increased multi-functionality, increased performance, increased data bandwidth, reduced power, small form factor, reduced packaging volume, because it vertically stacks multiple materials, technologies, and functional components such as processor, memory, sensors, logic, analog, and power ICs into one stacked chip. Anticipated applications start with memory, handheld devices, and high-performance computers and especially extend to multifunctional convengence systems such as cloud networking for internet of things, exascale computing for big data server, electrical vehicle system for future automotive, radioactivity safety system, energy harvesting system and, wireless implantable medical system by flexible heterogeneous integrations involving CMOS, MEMS, sensors and photonic circuits. However, heterogeneous integration of different functional devices has many technical challenges owing to various types of size, thickness, and substrate of different functional devices, because they were fabricated by different technologies. This paper describes new 3-D heterogeneous integration technologies of chip self-assembling stacking and 3-D heterogeneous opto-electronics integration, backside TSV fabrication developed by Tohoku University for multifunctional convergence systems. The paper introduce a high speed sensing, highly parallel processing image sensor system comprising a 3-D stacked image sensor with extremely fast signal sensing and processing speed and a 3-D stacked microprocessor with a self-test and self-repair function for autonomous driving assist fabricated by 3-D heterogeneous integration technologies.

Advances in Package-on-Package Technology for Logic + Memory Integration

  • Scanlan Christopher
    • 한국마이크로전자및패키징학회:학술대회논문집
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    • 한국마이크로전자및패키징학회 2005년도 ISMP
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    • pp.111-129
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    • 2005
  • Pop provides OEMs and EMS with a platform to cost effectively expand options for logic + memory 3D integration - Expands device options by simplifying business logistics of stacking - Integration controlled at the system level to best match stacked combinations with system requirements - Eliminates margin stacking and expands technology reuse - Helps manage the huge cost impacts associated with increasing demand for multi media processing and memory. PoP is well timed to enable and leverage: - Mass customization of systems for different use (form, fit and function) requirements o Bband and apps processor + memory stack platforms - Logic transition to flip chip enables PoP size reduction o Area and height reduction. Industry standardization is progressing. Amkor provides full turn-key support for base package, memory package and full system integration.

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Thermal-Aware Floorplanning with Min-cut Die Partition for 3D ICs

  • Jang, Cheoljon;Chong, Jong-Wha
    • ETRI Journal
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    • 제36권4호
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    • pp.635-642
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    • 2014
  • Three-dimensional integrated circuits (3D ICs) implement heterogeneous systems in the same platform by stacking several planar chips vertically with through-silicon via (TSV) technology. 3D ICs have some advantages, including shorter interconnect lengths, higher integration density, and improved performance. Thermal-aware design would enhance the reliability and performance of the interconnects and devices. In this paper, we propose thermal-aware floorplanning with min-cut die partitioning for 3D ICs. The proposed min-cut die partition methodology minimizes the number of connections between partitions based on the min-cut theorem and minimizes the number of TSVs by considering a complementary set from the set of connections between two partitions when assigning the partitions to dies. Also, thermal-aware floorplanning methodology ensures a more even power distribution in the dies and reduces the peak temperature of the chip. The simulation results show that the proposed methodologies reduced the number of TSVs and the peak temperature effectively while also reducing the run-time.