• 한국통신학회논문지
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• 제32권10A호
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• pp.958-964
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• 2007

이 논문은 maximum a posteriori (MAP) 비트 검출(bit detection)의 비트 오류 확률 (bit error probability: BEP)과 비트 최소 평균 제곱 오류(bit minimum mean square error: bit MMSE)사이의 관계를 유도한다. BEP는 bit MMSE의 1/4 보다 크고 1/2보다 작음을 유도한다. 이 결론을 이용하면 bit-linear linear-dispersion (BLLD) 부호를 적용한 다중 입출력 (multiple-input multiple-output: MIMO) 통신 시스템에서 가우시안 채널의 mutual information의 미분 값의 하한과 상한을 BEP로부터 얻을 수 있고 나아가서 mutual information의 하한과 상한을 구할 수 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2018년도 하계학술대회
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• pp.100-101
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• 2018

본 논문에서는 8bit 영상으로 복원하여 메모리 사용량을 줄이는 HEVC 10bit bitstream 의 복호화 방법을 제안한다. 제안하는 방법은 10bit HEVC 비트스트림을 양자화 과정에서 10bit 양자화 계수로 변환하고 이후에 8bit 복호화를 진행하여 메모리 사용량을 절반만 사용하는 복호화를 수행한다. 실험 결과는 제안하는 방법을 적용하였을 때, 10bit 비트스트림의 기존 복호화 방법을 원본으로 PSNR 을 비교하였다. 그 결과 Y, U, V 각각 평균 32.79dB, 39.87dB, 39.79dB 을 보인다.

• Toxicological Research
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• 제32권4호
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• pp.359-359
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• 2016

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.81-86
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• 2023

Recently, demand for embedded systems requiring low power and high specifications has been increasing, and RISC-V processors are being widely applied. RISC-V, a RISC-based open instruction set architecture (ISA), has been developed and researched by UC Berkeley and other researchers since 2010. RV32I ISA is sufficient to support integer operations such as addition and subtraction instructions, but M-extension should be defined for multiplication and division instructions. This paper proposes an RV32I, RV32IM processor, and indicates benchmark performance scores compared to an existing processor. Additionally, A non-stalling method was proposed to support a 2-stage pipelined DSP multiplier to the 5-stage pipelined RV32IM processor. Proposed RV32I and RV32IM processors satisfied a maximum operating frequency of 50 MHz on Artix-7 FPGA. The performance of the proposed processors was verified using benchmark programs from Dhrystone and Coremark. As a result, the Coremark benchmark results of the proposed processor showed that it outperformed the existing RV32IM processor by 23.91%.

• 센서학회지
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• 제7권2호
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• pp.124-130
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• 1998

독립적인 로보트나 자동차 제어 응용을 위하여 고속 3-D 비젼시스템들은 매우 중요하다. 이 논문은 다음과 같은 세가지 과정으로 구성되는 stereo vision process 개발에 대하여 논술한다 : 왼쪽과 오른쪽 이미지의 edges 추출, matching coresponding edges와 3-D map의 계산. 이 process는 VME 150/40 Imaging Technology vision system에서 이루어졌다. 이것은 display, acqusition, 4Mbytes image frame memory와 세 개의 연산 카드로 구성되는 modular system이다. 40 MHz로 작동하는 프로그래머불 연산 모듈은 $64{\times}32$ bit instruction cache와 두개의 $1024{\times}32$ bit RAM을 가진 TMS320C31 DSP에 기초를 두고 있다. 그것들은 각각 512 Kbyte static RAM, 4 Mbyte image memory, 1 Mbyte flash EEPROM과 하나의 직렬 포트로 구성되어있다. 모듈간의 데이터 전송과 교환은 8 bit globalvideo bus와 세 개의 local configurable pipeline 8 bit video bus에 의하여 이루어졌고, system management를 위하여 VME bus가 쓰였다. 두 개의 DSP는 왼쪽 및 오른쪽 이미지 edges 검출을 위하여 쓰였고 마지막 processor는 matching process와 3-D 연산에 사용되었다. $512{\times}512$픽셀 이미지에서 이 센서는 scene complexity에 따라 1Hz정도의 조밀한 3-D map을 생성했다. 특수목적의 multiprocessor card들을 사용하면 결과를 향상시킬 수 있을 것이다.

• ETRI Journal
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• 제25권1호
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• pp.19-24
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• 2003

This paper describes the performance of a Ku-band 5-bit monolithic phase shifter with metal semiconductor field effect transistor (MESFET) switches and the implementation of a ceramic packaged phase shifter for phase array antennas. Using compensation resistors reduced the insertion loss variation of the phase shifter. Measurement of the 5-bit phase shifter with a monolithic microwave integrated circuit demonstrated a phase error of less than $7.5{\circ}$ root-mean-square (RMS) and an insertion loss variation of less than 0.9 dB RMS for 13 to 15 GHz. For all 32 states of the developed 5-bit phase shifter, the insertion losses were $8.2{\pm}1.4$dB, the input return losses were higher than 7.7 dB, and the output return losses were higher than 6.8 dB for 13 to 15 GHz. The chip size of the 5- bit monolithic phase shifter with a digital circuit for controlling all five bits was 2.35 mm ${\times}$1.65 mm. The packaged phase shifter demonstrated a phase error of less than $11.3{\circ}$ RMS, measured insertion losses of 12.2 ${\pm}$2.2 dB, and an insertion loss variation of 1.0 dB RMS for 13 to 15 GHz. For all 32 states, the input return losses were higher than 5.0 dB and the output return losses were higher than 6.2 dB for 13 to 15 GHz. The size of the packaged phase shifter was 7.20 mm${\times}$ 6.20 mm.

• 대한전자공학회논문지SD
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• 제40권2호
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• pp.88-97
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• 2003

본 논문에서는 위상부호 홀로그램 중첩 시스템에 대한 모의실험을 통하여 동일한 회절효율을 갖기 위한 각 홀로그램들의 기록시간을 계산한 후 이것을 하나의 이론식으로 유도하였다. 이러한 이론식을 이용하여 8비트, 16비트 및 32비트 위상부호 홀로그램 중첩 시스템에서의 홀로그램 회절효율이 각각 ±5%, ±7.2% 및 ±8.4%이내의 오차로 균일하게 주어짐을 모의실험을 통해 확인하였다. 그 다음 서로 다른 4개의 홀로그램을 BaTiO₃결정체에 중첩 저장 및 복원하는 실험을 실시하여 본 논문의 시간 분배가 기존의 방법에 비하여 복원되는 홀로그램들의 회절효율을 더욱 균일하게 만든다는 것을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제17권11호
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• pp.1-10
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• 2012

본 논문에서는 16비트 Thumb 명령어 집합 구조를 개선하기 위하여 주소 지정 방식을 확장하는 기법을 제시한다. 제시된 방법의 핵심 아이디어는 사용 빈도가 낮은 명령어들의 레지스터필 드의 너비를 감소시키고 이를 통해 절약한 비트들을 이용하여 사용 빈도가 높은 명령어들에 새로운 주소 지정 방식을 도입하는 것이다. 제시된 기법은 16 비트 Thumb 구조의 상위 집합인 32비트 ARM 구조에서 사용되는 유용한 주조 지정 방식들을 채택한다. 데이터 리스트에 대한 접근 속도를 향상시키기 위하여 크기가 조정된 레지스터 오프셋 주소 지정 방식과 사후 인덱스 주소 지정 방식이 로드와 저장 명령어에 도입된다. 실험결과, 제시된 방법은 전통적인 방식과 비교하여 평균 8.5%의 성능을 향상시킨다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.292-298
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• 1991

A new 6-axis robot controller with a high-speed 32-bit floating-point DSP TMS32OC30 has been developed in Samsung Electronics. The controller composed of Intel 80386 microprocessor for the main controller, and TKS32OC30 DSP chip for joint position controller. The characteristics of the controller are high sampling rate of 200us and fast reponsibility. The main controller supports MS-DOS, kinematics, trajectory planning, and sensor fusion functions which are vision, PLC, and MAP. The one high speed DSP chip is used for controlling 6 axes of a robot in 200us simultaneously. The control law applied is PID controller including a velocity feedforvard in joint position controller. The performance tests, such as command following, CP, were conducted for the controller integrated with a 6 axes robot developed in Samsung Electronics. The results showed a good performance. This controller can also perform the system control with other controllers, the communication with high priority controllers, and visual information processing.

• 정보보호학회논문지
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• 제15권1호
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• pp.57-66
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• 2005

SHACAL-2는 국제 표준 해쉬 알고리즘 SHA-2의 압축 함수에 기반을 둔 최대 512 비트 키 크기를 가지는 256 비트 블록 암호이다. 최근에 SHACAL-2는 NESSIE 프로젝트의 256 비트 블록 암호에 선정되었다. 본 논문에서는 차분-선형 공격을 다양하게 확장한 차분-선형 유형 공격에 대한 SEACAL-2의 안전성을 논의한다. SHACAL-2는 전체 64 라운드로 추성되며, 차분-선형 유형 분석 기법을 통하여 512 비트 키를 사용하는 32 라운드 SHACAL-2를 공격한다. 본 논문에서 소개하는 512 비트 키를 가지는 32 라운드 SHACAL-2에 대한 공격은 SHACAL-2 블록 암호에 알려진 분석 결과 중 가장 효과적이다.