• 정보처리학회논문지A
• /
• 제18A권6호
• /
• pp.265-270
• /
• 2011

다양한 영역에서32비트 명령어 기반 마이크로프로세서의 사용이 일반화되고 있지만, 임베디드 시스템 환경에서는 여전히 16비트 명령어 기반 프로세서가 널리 사용되고 있다. 인텔 8086, 80286 및 모토로라 68000, 그리고 에이디칩스의 AE32000과 같은 프로세서들이 그 대표적인 예이다. 그러나, 16비트 명령어들은 32비트 명령어보다 그 크기로 인해 상대적으로 낮은 표현력을 가지고 있어 동일한 기능을 구현하는데 32비트 명령어 기반 프로세서에 비해 많은 명령어를 수행해야 한다는 문제점을 가지고 있다. 실행 명령어 수는 프로세서의 실행 성능과 밀접한 관련을 가지므로 16비트 명령어셋의 표현력을 향상시켜 성능 저하 문제를 해결할 필요성이 있다. 본 논문에서는 기존의 그래프 컬러링 기반 레지스터 할당(Graph-coloring based Register Allocation) 알고리즘을 보완한 페어 레지스터 할당(Pair Register Allocation) 알고리즘을 제안하고, 이를 통한 성능 분석 결과 및 추후 연구 방향을 제시하고자 한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.533-536
• /
• 2004

In this paper, CMOS A/D converter with 10bit 32MSPS at 3.3V is designed for HPNA 2.0. In order to obtain the resolution of 10bit and the character of high-speed operation, we present multi-stage type architecture. That consist of sample and hold(S&H), 4bit flash ADC and 4bit Multiplier D/A Converter (MADC) also the Overflow and Underflow for timing error correct of Digital Correct ion Logic (DCL). The proposed ADC is based on 0.35um 3-poly 5-metal N-well CMOS technology. and it consumes 130mW at 3.3V power supply.

• 전자공학회논문지B
• /
• 제31B권10호
• /
• pp.67-72
• /
• 1994

In this paper we suggest a 32 bit high speed parallel multiplier which plays an important role in digital signal processing. We employ a bit-pair recoding Booth algoritham that gurantees n/2 partial product terms, which uniformly handles the signed-operand case. While partial product terms are generated, a special method is suggested to reduce time delay by employing 1's complement instead of 2's complement. Later when partial products are added, the additional 1 bit's are packed in a single partial product term and added to in the parallel counter. Then 16 partial product terms are reduced to two summands by using successive parallel counters. Final multiplication value is obtained by a BLC adder. When this multiplier is simulated under 0.8$\mu$CMOS standard cell we obtain 30ns multiplier speed.

• 한국콘텐츠학회논문지
• /
• 제7권2호
• /
• pp.92-99
• /
• 2007

본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는71MHz에서 기존의 128-bit ARIA구조의 9.7%인 61.46mW으로 나타났다. 이 저전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2012년도 춘계학술발표대회
• /
• pp.66.1-66.1
• /
• 2012

Although all printed cost-less radio frequency identification (RFID) tags have been considered as a core tool for bringing up a ubiquitous society, the difficulties in integrating thin film transistors (TFTs), diodes and capacitors on plastic foils using a single in-line printing method nullify their roles for the realization of the ubiquitous society1,2. To prove the concept of all printed cost-less RFID tag, the practical degree of the integration of those devices on the plastic foils should be successfully printed to demonstrate multi bit RFID tag. The tag contains key device units such as 13.56 MHz modulating TFT, digital logic gates and 13.56 MHz rectifier to generate and transfer multi bit digital codes via a wireless communication (13.56 MHz). However, those key devices have never been integrated on the plastic foils using printing method yet because the electrical fluctuation of fully printed TFTs and diodes on plastic foils could not be controlled to show the function of desired devices. In this work, fully gravure printing process in printing 13.56 MHz operated 32 bit RFID tags on plastic foils has been demonstrated for the first time to prove all printed RFID tags on plastic foils can wirelessly generate and transfer 32 bit digital codes using the radio frequency of 13.56 MHz. This result proved that the electrical fluctuations of printed TFTs and diodes on plastic foils should be controlled in the range of maximum 20% to properly operate 32 bit RFID tags.

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.185-194
• /
• 2017

본 논문에서는 다양한 분야와 환경에서 필요에 따라 기능을 쉽게 교환하고 조립이 가능한 모듈형 웨어러블 플랫폼을 제안한다. 제안된 플랫폼은 국내 CPU 코어 기반의 모듈형 플랫폼과 다양한 환경에 빠르게 대응하여 자유롭게 연결 가능한 plug & play 플랫폼으로 구성된다. 설계된 SoC는 32-bit RISC CPU, 32-bit symmetric multi-core processor, 그리고 16-bit DSP (CDSP)로 구성되고 여기에 필요에 따라 센서 모듈과 통신 모듈이 체인 형태로 연결된다. SoC 칩은 130nm 공정으로 개발되었고 온도와 습도 센서를 이용하여 제안된 모듈형 웨어러블 플랫폼의 기능의 동작을 검증하였다.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 1988년도 한국자동제어학술회의논문집(국내학술편); 한국전력공사연수원, 서울; 21-22 Oct. 1988
• /
• pp.82-85
• /
• 1988

This paper are the manufacture of controller of direct drive arm robot using 32 bit CPU(MC 69020). The work would draw on KIT of Robotics Laboratory whose extensive experience in 16 bit CPU Controller(MC 68008) in addition to the WHILE languages. We found that this controller is good for the direct drive arm robot controller for the use of self-tuning algorithms and real time control.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
• /
• pp.35-38
• /
• 2004

In this paper, we aim to implement the embedded VoIP Phone based on EISC core Microcontroller. EISC is recently new microprocessor architecture, which contains both advantage of RISC and CISC. This advantages are desirably resulted in high code density, high performance and 16/32/64bit scalable instruction length. Also, we select the embedded system which can be guaranteed performance and economical efficiency for implementation that system. As the step of this research, we first study basic system for implementation of target system. Next, we construct the structure of embedded VoIP Phone based on 32bit EISC MCU efficiently. And then we realize that constructed system and verify the performance of that realized system by the test of voice communication in field.

• 대한전자공학회논문지
• /
• 제20권4호
• /
• pp.24-29
• /
• 1983

본 논문에서는 32bit 부동 소수점 처리장치를 IEEE 표준에 따른 데이터 양식에 맞도록 설계하여 TTLIC로서 구성하였고 이 시스템과 Z-80 마이크로프로세서와 부동 소수점 4칙 연산에 관한 실행시간을 비교해 본 결과 10배 이상의 시간단축을 보았다. 제어회로 설계에는 AHPL(A Hardware Programming Language)을 사용하였고 TTL IC로 구성하였으나 연산장치와 제어장치를 1칩으로 만들 수 있는 기초를 이룩하였다. 이것을 조금 더 복원하면 32bit 컴퓨터의 연산장치로써 사용될 수 있음을 확신하였다.

• 한국정보통신학회논문지
• /
• 제3권4호
• /
• pp.787-794
• /
• 1999

본 논문에서는 기존의 동적 CMOS 논리회로보다 동작속도가 타르고 면적이 작은 새로운 EMMODL (enhanced NORA MODL)의 설계방법을 제시하고, 이를 이용하여 32 비트 CLA(carry lookahead adder)를 구현하였다. 제안된 회로는 MODL(multiple output domino logic)의 출력 인버터를 제거하여 면적을 줄이고 동작속도를 증가시킬 수 있다. 0.8um 이중금속 CMOS 공정으로 구현된 CLA는 시차문제가 발생하지 않았고, 3.9nS 이내에 32 비트 연산이 가능하였다.