• 대한전자공학회논문지SD
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• 제47권12호
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• pp.68-74
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• 2010

본 논문은 Ultra-Low-Power (ULP) Radoi를 위한 Sub-${\mu}$W 급 저 전력 발진기 회로에 관한 것이다. 저 전력 발진기의 구조로서 Relaxation 구조와 Wien-Bridge 구조의 시뮬레이션 비교를 통하여, 소모 전류의 최소화 및 저 전력 동작에 최적인 Wien-Bridge 구조를 선택 하였다. Wien-Bridge 발진기 회로는 폐쇄 루프 이득이 ($1+R_2/R_1$) 인 비반전 OPAMP 증폭회로에 부귀환 경로로 RC 회로망이 접속 되어 있다. 이 회로망의 RC값과 증폭기의 폐쇄 루프 이득에 의해 발진 주파수가 정해지게 된다. 본 연구에서는 루프 이득 조정을 위해 일반적으로 사용하는 가변저항대신, MIM 커패시터와 MOS 버랙터를 조합한 가변 커패시터를 사용하여, 발진기의 폐쇄 루프 이득을 적절히 조절 하는 방식을 제안하고 이를 구현하였다. 폐쇄 루프 이득을 안정적으로 조절 할 수 있음에 따라 발진기 출력의 안정화를 얻을 수 있으며, 출력신호의 비선형성도 개선 할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용해 구현된 발진기는 22 kHz 출력주파수에서 560 nA의 전류를 소모한다.

• 한국통신학회논문지
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• 제28권11A호
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• pp.912-920
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• 2003

본 논문에서는 UWB용 소형 안테나를 설계하기 위해 폭이 넓은 안테나의 슬롯면내에 구형 루프를 추가하고 이중급전 방법을 사용한 슬롯루프 안테나를 제안하였다. 이 안테나는 3개의 기하학적인 공진 구조에 의해 다중 공진 모드를 발생시키는 새로운 구조이며, 각각의 공진 주파수에 따른 임피던스 정합은 이중 급진점의 오프셋 길이를 변화하여 얻을 수 있다. 제작된 안테나는 중심 주파수가 6.755 ㎓이며, 슬롯의 크기는 12.5mm${\times}$50mm이고 슬롯 내의 구형 루프의 크기는 10.5mm${\times}$27.5mm이다. 실험 결과 슬롯루프 안테나의 비대역폭은 VSWR 2:1 기준으로 63.21 %로 측정되었으며 이는 이론 값과 5% 범위 이내에서 일치하였다. 또한 안테나의 최대 이득은 7.42 ㏈i로 측정되었다.

• 한국정보통신학회논문지
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• 제17권10호
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• pp.2409-2418
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• 2013

본 논문에서는 on-chip oscilloscope의 sub-sampler를 위한 클록을 생성하기 위한 두 가지 방식의 주파수 합성기를 제안한다. 제안하는 두 가지의 주파수 합성기는 지연고정루프 기반의 위상 선택기를 이용한 구조와 분수 분주형 위상고정루프를 이용하는 구조를 가지며 시뮬레이션 결과를 비교함으로써 각 구조의 특성이 분석된다. 제안된 두 회로 모두 1V 공급전압을 이용하는 65-nm CMOS 공정에서 설계되었으며, 125 MHz의 주파수를 가지는 입력 클록에 대해 121.15 MHz의 주파수를 가지는 출력 클록을 생성한다. 지연고정루프 기반의 위상 선택기를 이용한 주파수 합성기는 0.167 $mm^2$의 면적을 가지며 출력 클록은 2.88 ps의 지터 특성을 나타나며, 4.75 mW의 전력을 소모한다. 분수 분주형 위상고정루프를 이용한 주파수 합성기는 0.662 $mm^2$의 면적을 가지며 7.2 ps의 지터 특성을 나타내며, 1.16 mW의 전력을 소모한다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1552-1558
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• 2011

본 논문에서는 전압제어지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상 자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.37-44
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• 2009

본 논문에서는 다중 전하펌프를 이용하여 저항과 커패시턴스 크기를 변화시키는 구조의 새로운 위상고정루프를 제안하였다. 제안된 위상고정루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 이러한 구조는 좁은 대역폭과 작은 루프 필터 저항 값을 가능하게 하여 좋은 잡음 특성과 기준 주파수 의사 잡음 특성을 가지도록 한다. 제안된 위상고정루프는 3.3V $0.35{\mu}m$ CMOS 공정을 이용하여 제작되었다. 851.2MHz 출력 주파수에서 측정된 위상 잡음은 -105.37 dBc/Hz @1MHz이며, 기준 주파수 의사 잡음은 -50dBc이다. 측정된 위상고정시간은 $25{\mu}s$이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.281-281
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• 2010

ITER 블랑켓 시험모듈(TBM)의 액체형 증식재 성능 시험용 루프의 설계를 완료하였고 현재시험용 루프를 제작 및 설치중이다. 액체형 증식재 성능 시험용 루프의 핵심 구성 부품인 액체 저장용 탱크, 전자석, EM 펌프들과 이들 장치들의 전원장치 및 제어장치를 제작 완료하였다. 액체형 증식재 성능 시험용 루프 설치를 위한 데크를 제작하였으며, 제작된 실험 데크의 총 지지하중은 10 톤 이상이다. 루프설치대 위에 성능 시험용 루프가 설치되며 루프 설치대는 $3\;m\;{\times}\;2.4\;m$ 의 직사각형으로 제작되었으며, 실험 종료 및 유지 보수 시 액체증식재의 drain을 고려하여 전체 루프는 각도 조절이 가능하도록 제작되었다. 루프내의 유량을 측정하기 위한 유량계, 전자석 자장의 변화에 따른 압력의 변화를 측정하기 위한 차압센서가 전자석의 양단에 설치되며, 시험용 루프에 흐르는 액체금속(PbLi) 및 루프관의 온도를 측정하기 위한 열전대가 설치된다. 루프 설치대를 기울였을 때 루프의 최상부에 액체금속 저장고 및 레벨센서를 설치하여 루프 내에 액체금속이 가득 채워졌는지를 레벨센서로 확인하며 루프 내에 잔존하는 기체가 저장고를 통하여 외부로 배출되게 하였다. 액체형 증식재 성능 시험용 루프 설치 후 실험은 고체 상태의 PbLi를 액체 저장용 탱크에 장착한 후 탱크의 열선의 온도 제어에 의한 PbLi의 용융점 확인, 시험용 루프에서의 전자펌프 성능 평가 등의 시험의 기본적인 실험을 수행한 후 자기장 환경에서 MHD 평가, 증식재의 순도 유지, 구조재의 부식 등의 시험을 수행할 예정이다.

• 전자공학회논문지
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• 제54권2호
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• pp.133-138
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• 2017

본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 작은 시정수 값을 가지는 회로를 지나는 신호는 거의 루프 필터 출력 전압과 같은 값을 가진다. 큰 시정수 값을 가지는 회로를 지나는 신호는 루프 필터 출력전압의 평균값을 가지며, 비교기회로에서 기준 신호 역할을 한다. 비교기의 출력 신호는 루프 필터에 전류를 공급하는 보조 전하펌프를 제어한다. 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.

• 한국정보전자통신기술학회논문지
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• 제15권2호
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• pp.89-94
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• 2022

본 논문에서 주파수변동전환회로(FFCC : Frequency Fluctuation Converting Circuit)를 가진 이산시간 루프 필터(DLF) 위상고정루프(Phase Locked Loop: PLL)를 제안하였다. 이산시간 루프 필터는 기존의 연속 시간 루프 필터와 달리 전하펌프와 전압발진기가 이산적으로 연결하여 스퍼 특성을 개선할 수 있다. 제안된 위상고정루프의 주파수변동 전환회로가 포함된 내부 부궤환 루프는 이산 시간 루프 필터의 외부 부궤환 루프를 안정하게 동작하도록 해준다. 부궤환 루프 역할을 하는 주파수변동전환회로를 통해 루프 필터 출력 전압 변위 크기를 줄여 잡음특성을 더욱 개선하였다. 그리하여 기존 구조보다 지터 크기를 1/3으로 줄였다. 제안된 위상고정루프는 1.8V 180nm CMOS 공정을 이용하여 Hspice로 시뮬레이션하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.71-72
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• 2015

본 논문에서는 CPW(Coplanar waveguide) 급전되는 평면 루프 슬롯을 2.45 GHz 대역 Wi-Fi용으로 소형화 설계하는 방법에 대해 연구하였다. 제안된 구조는 직사각형 형태의 CPW 급전 루프 슬롯 안테나를 기본형으로 하여 내부 패치에 슬롯을 좌우 대칭으로 여러 개 수직 방향으로 배치한 안테나이며, FR4 기판의 한 면에 인쇄된다. 여러 가지 파라미터 값들이 안테나의 특성에 미치는 영향을 관찰하고 기존 루프 슬롯 안테나를 소형화하는 방법에 대해 연구하였다. FR4 기판에 $80mm{\times}50mm$ 크기로 2.45 GHz 대역용으로 설계된 안테나의 특성을 시뮬레이션을 통해 분석하였다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.335-342
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.