• 한국콘텐츠학회논문지
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• 제8권3호
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• pp.25-31
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• 2008

본 논문은 다중전원공급 SoC(System-on-Chip)에 사용될 저전력 단일전원 level-up/down shifter를 제안한다. 제안된 회로는 다양한 전원을 사용하는 IP간의 신호의 인터페이스 회로로 사용할 수 있으며, 단일전원을 사용함으로써 저전력으로 동작하고 시스템의 전원배선과 레이아웃의 복잡도 및 지연시간이 감소하는 장점을 가지고 있다. 제안된 level-up/down shifter는 각각 IP간에 신호들이 level-up 일 때는 500MHz 입력 주파수에서 동작하고 level-down일 때는 1GHz에서 동작하도록 설계했다. I/O 회로에 level-up/down shifter를 사용하면 시스템간의 신호를 연결할 때 잡음에 강하다는 사실도 검증했다. 시뮬레이션 결과는 0.18um CMOS 공정에서 각각 1.8V, 2.5V, 3.3V의 전원을 사용하여 검증했다.

• 한국정보기술학회 영문논문지
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• 제8권2호
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• pp.59-67
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• 2018

The minimum power supply voltage of a typical bandgap current reference (BGCR) is limited by operating temperature and input common mode range (ICMR) of a feedback amplifier. A new BGCR using a bandgap voltage generator (BGVG) is proposed to minimize the effect of temperature, supply voltage, and process variation. The BGVG is designed with proportional to absolute temperature (PTAT) characteristic, and a feedback amplifier is designed with weak-inversion transistors for low voltage operation. It is verified with a $0.18-{\mu}m$ CMOS process with five corners for MOS transistors and three corners for BJTs. The proposed circuit is superior to other reported current references under temperature variation from $-40^{\circ}C$ to $120^{\circ}C$ and power supply variation from 1.2 V to 1.8 V. The total power consumption is $126{\mu}W$ under the conditions that the power supply voltage is 1.2 V, the output current is $10{\mu}A$, and the operating temperature is $20^{\circ}C$.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.276-281
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• 2005

This paper presents a low voltage operating IF QPSK receiver block which is consisted of programmable gain amplifier (PGA) and analog to digital converter. This PGA has 6 bit control and 250MHz bandwidth, $0{\sim}20\;dB$ gain range. Using the proposed PGA architecture (low distortion gain control switch block), we can process the continuous fully differential $0.2{\sim}2.5Vpp$ input/output range and 44MHz carrier with 2 MHz bandwidth signal at 1.8V supply voltage. Using the sub-sampling technique (input freq. is $44{\sim}46MHz$, sampling freq. is 25MHz), we can process the IF QPSK signal ($44{\sim}46MHz$) which is the output of the 6 bit PGA. We can get the SNDR 35dB, which is the result of PGA and ADC at full gain mode. We fabricated the PGA and ADC and the digital signal processing block of the IF QPSK with the 0.18um CMOS MIM process 1.8V Supply.

• ETRI Journal
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• 제37권5호
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• pp.961-971
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• 2015

This paper proposes a 250 mV supply voltage digital low-dropout (LDO) regulator. The proposed LDO regulator reduces the supply voltage to 250 mV by implementing with all digital circuits in a$0.11{\mu}m$ CMOS process. The fast current tracking scheme achieves the fast settling time of the output voltage by eliminating the ringing problem. The over-voltage and under-voltage detection circuits decrease the overshoot and undershoot voltages by changing the switch array current rapidly. The switch bias circuit reduces the size of the current switch array to 1/3, which applies a forward body bias voltage at low supply voltage. The fabricated LDO regulator worked at 0.25 V to 1.2 V supply voltage. It achieved 250 mV supply voltage and 220 mV output voltage with 99.5% current efficiency and 8 mV ripple voltage at $20{\mu}A$ to $200{\mu}A$ load current.

• 한국통신학회논문지
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• 제21권4호
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• pp.1059-1067
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• 1996

A 128/129 dual-modulus prescalar IC is designed for application to frequency synthesizers in high frequency communication systems. The FET logic used in this design is SCFL(Source Coupled FET Logic), employing depletion-mode 1.mu.m gate length GaAs MESFETs with the threshold voltage of -1.5V. This circuit consists of 8 flip-flops, 3 OR gates, 2 NOR gates, a modulus control buffer and I/O buffers, which are integrated with about 440 GaAs MESFETs on dimensions of 1.8mm. For $V_{DD}$ and $V_{SS}$ power supply voltages 5V and -3.3V Commonly used in TTL and ECL circuits are determined, respectively. The simulation results taking into account the threshold voltage variation of .+-.0.2V and the power supply variation of .+-.1V demonstrate that the designed prescalar can operate up to 2GHz. This prescalar is fabricated using the ETRI MMIC foundary process and the measured maximum operating frquency is 621MHz.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.14-21
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• 2009

A digital differential transmitter based on CMOS inverter worked up to 2.8 Gbps at the supply voltage of 1 V with a $0.18{\mu}m$ CMOS process. By calibrating the output impedance of the transmitter, the impedance matching between the transmitter output and the transmission line is achieved. The PVT variations of pre-driver are compensated by the calibration of the rising-edge delay and falling-edge delay of the pre-driver outputs. The chip fabricated with a $0.18{\mu}m$ CMOS process, which uses the standard supply voltage of 1.8 V, gives the highest data rate of 4Gbps at the supply voltage of 1.2 V. The proposed calibration schemes improve the eye opening with the voltage margin by 200% and the timing margin by 30%, at 2.8 Gbps and 1 V.

• 마이크로전자및패키징학회지
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• 제10권4호
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• pp.9-14
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• 2003

바이폴라 기술로 1.8V 구동전압에서 10Mbps 이상의 높은 데이터 전송율을 갖는 새로운 광연결 수신기를 제작하였다. 10Mbps 입력신호 (duty ratio=50%, $V_{IL}$(저준위 입력전압) =0.5V, $V_{IH}$(고준위 입력전압) = 1.5V)에 대한 제작된 소자의 평균 출력 전압은 $V_{OL}$(저준위 출력전압) = 0V, $V_{OH}$(고준위 출력전압) = 1.15V로 나타났으며, 1.5V 고준위 입력전압 아래에서 평균 소비전류는 4.6mA로 나타났다. 또한 출력파형에서 duty ratio는 52.6%, 상승시간($t_r$)과 하강시간($t_f$)은 각각 9.5ns와 6.8ns로 나타났으며 전파지연차($t_{PHC}-t_{PLH}$)와 jitter는 각각 11.7ns와 4.3ns로 나타났다.

• 마이크로전자및패키징학회지
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• 제8권1호
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• pp.19-25
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• 2001

본 연구에서는 디지털 셀룰러용 IF Frequency Synthesizer의 설계, 시뮬레이션 결과 및 측정 결과를 기술하였으며, 공정 및 소자 라이브러리는 AMS사의 0.8 $\mu\textrm{m}$ BiCMOS를 사용하였다. IF Frequency Synthesizer부는 IF 전압제어발진기, 위상검파기, 8분배기, 차지 펌프 및 루프 필터(Loop Filter) 등을 포함하고 있다. 공급전원은 2.7에서 3.6 V이며, IF VCO의 조절전압은 0.5~2.7V이고, 소비전류는 11 mA로 설계결과와 측정결과가 유사한 결과를 보였다.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.19-27
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• 2007

본 논문에서는 공급전압 변화에 둔감한 Gbps급 저전력 LVDS I/O회로를 설계하였다. 제안된 LVDS I/O는 1.8 V, $0.18\;{\mu}m$ TSMC 공정을 이용하여 설계, 시뮬레이션 및 검증하였다. 설계된 LVDS I/O회로는 송신단과 수신단을 포함한다. 제안하는 송신단은 phase splitter와 SC-CMFB를 이용한 출력버퍼로 구성된다. phase splitter의 출력은 공급 전압이 변화하여도 $50{\pm}2%$의 duty cycle을 가지며 $180{\pm}0.2^{\circ}$의 위상차를 가진다. 출력 버퍼는 SC-CMFB를 이용하여 허용 가능한 $V_{CM}$ 전압 값인 $1.2{\pm}0.1V$을 유지하도록 설계하였다. $V_{OD}$전압 또한 허용범위에서 최소값인 250 mV를 갖도록 설계하여 저전력 동작이 가능하도록 구성하였다 수신단은 38 mV의 히스테리시스 전압값을 가지면서 DC옵셋 전압값이 $0.2{\pm}2.6 V$로 넓은 공통 모드전압 범위가 가능하도록 설계하였고 공급전압 변화에도 rail-to-rail로 복원할 수 있는 기능을 가지고 있다. 또한, 수신단은 1 GHz에서 38.9 dB의 높은 전압 이득을 갖도록 설계하였다.

• 한국전자통신학회논문지
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• 제7권4호
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• pp.715-720
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• 2012

본 연구는 1V 미만의 전원 전압에서 저 위상잡음 동작에 적합한 혼성 평형 전압제어 발진기 회로를 제안한다. 제안한 회로의 개별 반 회로에서는 바렉터 통합형 궤환 커패시터를 사용한다. 바렉터 통합형 궤환 커패시터의 사용으로 인해 발진기 탱크회로내의 부성저항이 더욱 증가되며 이는 1V 미만 전원전압에서도 발진기의 안정된 발진시동을 보장한다. 또한, 본 연구에서는 이러한 부성저항의 증가 현상을 이론적으로 해석한다. $0.18{\mu}m$ RF CMOS 기술을 사용한 시뮬레이션 결과는 발진 주파수 4.87GHz의 1MHz 오프셋에서 0.6 V에서 0.9 V 사이의 전원 전압에 걸쳐 -122.4 dBc/Hz에서 -125,5 dBc/Hz까지의 위상잡음을 나타냄을 보여준다.