• Journal of KIISE:Computer Systems and Theory
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• v.26 no.5
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• pp.620-626
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• 1999

캐리-세이브 가산기는 (CSA)는 실제 산업체에서 회로를 설계할 때 연산수식의 계산을 빠르게 처리하기위해 가장 많이 사용되는 구성요소들 가운데 하나이다. [3]의 자료에 의하면 실제 회로 설계에서 나오는 전형적인 연산식에 CSA를 이용했을 때 그렇지 않은 경우보다 최대 54%의 연산처리속도와 42%의 회로 면적 향상을 갖는다고 보고하고 있다. 그러나, 이는 그 연산식이 하나의 설계 블록(sub-design)에 포함되어 있다는 전제하에 도출된 것이다. 회로 설계 규모와 복잡도가 큰 응용이 많아지는 상황에서 설계 블록단위의 계층적 설계는 필수적인 추세이므로, CSA를 이용한 회로 최적화를 실현하기위해서는 설계 블록들간에 걸쳐있는 연산식에 대한 CSA 최적화 또한 매우 중요한 문제이다. 이를 해결하기위해서 이 논문에서는 auxiliary port라는 개념을 이용하여 설계 블록들간의 연산식에 대한 CSA 최적화 방법을 제안한다. 실제 실험에서 우리가 제안한 기법은 회로의 전체적인 영역에 걸쳐 CSA를 적용하는 데 매우 효과적이었으며, 이 기법을 적용하지 않고 얻은 CSA 최적화 회로와 비교했을 때 회로에서의 연산식 계산속도와 그 회로 면적이 상당히 향상되었음을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.18-20
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• 2000

캐리-세이브 가산기(CSA)는 연산식의 빠른 수행을 위해 가장 일반적으로 쓰이는 연산기중에 하나이다. 일반적인 CSA 적용의 근본적인 한계로는, 연산 회로중에 바로 덧셈 연산으로 변환되는 부분만이 적용이 가능하다는 사실이다. 이러한 제한점을 극복하기 위하여, 우리는 간단하고도, 효율적인 CSA 변환 방법을 제시한다. 이들은(1) 멀티플랙서를 포함한 최적화, (2) 회로 경계를 포함한 최적화, (3) 곱셈기를 포함한 최적화이다. 이러한 방법을 포함하여, 우리는 전체적인 회로에서 CSA를 충분히 사용할수 있는 새로운 지연시간 최적화를 목표로 하는 CSA 변환 방법을 만들어 내었다. 실험에서는 실제적인 여러 회로에 대해 제시된 방법이 효율적임을 보였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.26 no.1
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• pp.98-103
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• 1989

A new system for logic optimization at gate-level is proposed in this paper. Ths system is rule-based, i which the rules represent the local trnsformation replacing a portion of circuits with the simplified equivalent circuits. In this system, 'rule generalization' and 'local optimization' are proposed for effective pattern matching. Rule generalization is used to reduce the circuit-search for pattern matching, and local optimization, to exclude unnecessary circuit-search. In additionk, in order to reduce unnecessary trial of pattern matching, the matching order of circuit patern is included in the rule descriptions. The effectiveness of this system is shown by its application ot the circuits which are generated by a hardware compiler.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.5
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• pp.555-562
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• 1999

VLSI 시스템 설계 단게에서 시스템의 고성능 및 고신뢰성을 보장하는 것이 중용한 요건이 되고 있다. 본 논문은 회로의 긴 경로들과 짧은 경로들 상에 존재하는 구성요소들간의 시간지연들이 타이밍 제약조건들을 만족하도록 최적화시킴으로서 고성능 및 고신뢰도를 동시에 실현할 수 있는 효율적인 알고리즘을 제안한다. 과거에는 VLSI 시스템의 고성능을 실현하기 위한 긴 경로 최적화와 고신뢰도를 실현하기 위한 짧은 경로 최적화를 각각 독립적으로 수행하는 방법들이 제안되었다. 본 논문은 긴 경로들 및 짧은 경로들 상의 시간지연 요소들을 동시에 최적화함으로써 적절한 수행시간과 적은 메모리 요구량의 오버헤드를 허용하는 범위에서 효과적인 단계들로 수행되는 병합 알고리즘을 제안하고자한다. 그리고 제안된 병합 알고리즘의 효율성을 입증하기 위해 벤치마크 회로들을 이용하여 실험 결과들을 보여줄 것이다.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.11
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• pp.57-65
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• 2014

This paper presents a framework that is based on a reconfigurable macro-model of current-mode logic (CML) high-speed digital circuits enabling equation-based design optimization. The proposed macro-model is compatible with geometric programming, thereby enabling constraint-driven top-level power optimization. The proposed optimization framework is applied to a design of CML based serial-link transmitter with user-defined design specifications as an example of high speed digital circuits using 45nm and 90nm CMOS technology. The proposed optimization framework can derive a design with optimal power efficiency for given transistor technology nodes.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.30-32
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• 2022

다가오는 양자 컴퓨터 시대에 대비하여, 양자 컴퓨터상에서의 암호 분석은 활발한 연구 분야 중 하나이다. 양자 알고리즘을 사용한 암호 분석 시, 대상 암호는 반드시 양자 회로로 구현되어 양자 컴퓨터상에서 동작될 수 있어야 한다. 이에 공개키 암호인 RSA, ECC의 핵심 연산 또는 다양한 대칭키 암호들에 대해 양자 회로로 최적화 구현하는 연구들이 발표되고 있다. AES는 고전 컴퓨터상에서 뿐만 아니라, 양자 컴퓨터상에서 활발한 최적화 구현 대상이다. AES의 양자 회로 구현 시, 가장 많은 양자 자원이 필요한 연산은 S-Box이다. 이에 본 논문에서는 다양한 AES 양자 구현에서의 다양한 S-Box 양자회로 구현에 대해 살펴보고 다양한 최적화 특징에 대해 살펴본다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.16-18
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• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 1999.11a
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• pp.525-529
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• 1999

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. 제안 된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기존 알고리듬에 비해 지연시간이 평균 33.3 % 감소된 회로를 생성함을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.21-23
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• 2000

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행방식의 하나로 인식되어 졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러 가지 연산수행에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈이 혼합되어 일T는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널들이 임의의 도달시간에 대해 회로의 도달시간을 최적화 한다. 또한, 우리는 최적 지연시간의 캐리-세이브 가산회로를 생성하는 효율적인 알고리즘을 제안하였다. 우리는 이러한 최적화 방법을 여러 고속 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 5%에서 30%사이의 수행시간 향상을 가져왔다.

• Proceedings of the Korea Information Processing Society Conference
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• 2020.11a
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• pp.405-408
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• 2020

양자 컴퓨터를 활용한 양자 알고리즘은 우리가 현재 사용하고 있는 많은 암호들의 안전성을 깨뜨릴 수 있다. 그루버 알고리즘을 n-bit 보안레벨을 가지는 대칭키 암호에 적용한다면 보안레벨을 O(2^n/2)까지 낮출 수 있다. 그루버 알고리즘을 적용하기 위해서는 우선 대상 암호가 양자 회로로 구현되어야 한다. 때문에 대상 블록암호를 양자 회로로 최적화하는 연구들이 최근 활발히 진행되고 있다. 이에 본 논문에서는 국산 경량 블록암호 LEA를 양자 회로에서 최적화 하였다. 기존의 LEA 양자 회로구현과 비교하여 양자 게이트는 더 많이 사용하였지만, 큐빗을 획기적으로 줄일 수 있었으며 이에 대한 성능 평가를 수행하였다. 마지막으로 제안하는 LEA 구현에 그루버 알고리즘을 적용하기 위한 양자 자원을 평가하였다.