• The Transactions of the Korea Information Processing Society
• /
• v.5 no.7
• /
• pp.1896-1907
• /
• 1998

확장된 마크흐름선도(EMFG: Extednded Mark Flow Graph)는 기존의 MFG를 개선한 그래프로서, 회로변수식에 의해 실제회로로 쉽게 구현가능하므로 이산제어시스템의 모델링과 설계 및 구현의 강력한 도구로 사용될 수 있다. 본 논문은 EMFG의 트랜지션들이 점화하는 과정 및 트랜지션들이 점화완료하였을 때 각 박스들의 마크수 변화를 부울함수식과 벡터를 사용하여 표현하였다. 또한 시스템의 상태변화를 쉽게 판단할 수 있게 하는 EMFG의 동작알고리듬을 제안하였으며, 제안된 알고리듬은 3-비트 증가계수기를 설계한 EMFG와 시간트랜지션이 포함된 가상의 EMFG에서 잘 수행되었다. EMFG의 동작이 부울함수로 해석가능해짐으로 인해 시스템의 분석 및 설계가 용이하며 컴퓨터를 이용한 자동화된 시스템의 분석과 설계가 가능하다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
• /
• v.26 no.1
• /
• pp.71-80
• /
• 2015

LDO(Low Drop-Out) regulators have become an essential building block in modern PMIC(Power Managment IC) to extend battery life of electronic devices. In this paper, we optimize capacitor-less LDO regulator via Geometric Programming(GP) designed using Dongbu HiTek $0.5{\mu}m$ BCDMOS process. GP-compatible models for stability and PSR of LDO regulators are derived based on monomial formulation of transistor characteristics. Average errors between simulation and the proposed model are 9.3 % and 13.1 %, for phase margin and PSR, respectively. Based on the proposed models, the capacitor-less LDO optimization can be performed by changing the PSR constraint of the design. The GP-compatible performance models developed in this work enables the design automation of capacitor-less LDO regulator for different design target specification.

• Journal of KIISE:Computing Practices and Letters
• /
• v.12 no.1
• /
• pp.1-8
• /
• 2006

Since most CAD tool companies are carrying out very expensive license policies, designers are sharing CAD tools with a limited number of licenses within a design working or research group. It is important to share and use them efficiently, because CAD tool licenses are very valuable resources. Designers should know CAD tool license information such as available number of licenses, types, and configuration methods to use CAD tools properly in their group. Usually, this information is provided by managers who administrate CAD tool license servers in the specific design group. In the previous CAD tool licenses sharing methods, designers have to get CAD tool license information manually and setup the environments with their own hands, If a new designer comes into the design working group, the designer wastes unnecessary time and effort due to these manual processes. As a result, designer's productivity and utilization of CAD tools will decrease. Besides, managers also waste their time and effort, since they should provide CAD tool license information manually to each desiEner. In this paper, we present a more efficient scheme to share CAD tool licenses based on directory service. The proposed method automates not only the communication processes between managers and designers, but also the license configuration steps. We expect this scheme will reduce time and effort of designers and managers as well as enhance the utilization of CAD tools.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2015.10a
• /
• pp.1027-1030
• /
• 2015

하드웨어 디자인 설계에서 초기 단계의 설계 오류 발견은 개발 비용 감소 및 설계 시간 단축 측면에서 그 효과가 매우 크다. 이러한 초기 설계 오류 발견을 위한 대표적인 방법으로는 정형 검증(formal verification)이 있으며, Cadence SMV(Symbolic Model Verifier)는 정형 검증을 위해 Verilog HDL(Hardware Description Language)을 SMV로 자동 변환 해주는 장점이 있지만, 사건 기반 구조(event based structures)의 sensitivity list에 대한 지원을 하지 않는 한계가 있다. 이에 본 논문에서는 Cadence SMV에서 디지털회로(digital circuit) 중 하나인 조합 논리회로(combinational logic circuit)를 sensitivity list가 고려된 검증이 가능하도록 하는 방법을 제안한다. 신뢰성 있는 실험을 위해 본 논문에서는 제안하는 방법의 일반적인 규칙을 도출하였고, 도출된 규칙이 적용된 SMV 파일을 생성하는 자동화 프로그램을 구현하여 실험하였다. 실험결과 제안한 방법을 적용한 경우 기존 Cadence SMV가 발견하지 못한 설계상의 오류를 발견할 수 있었다.

• Journal of Korea Society of Industrial Information Systems
• /
• v.6 no.2
• /
• pp.74-79
• /
• 2001

The Stewing Motor has applied for engineering technology and that special used to auto mobile technology, robot technology and still more automatic machinery. If it make used to the motor for automatic machinery. That have high precision step of motor and high efficiency. n order to operation in this paper, the static position of motor to have analyzing, comparison of constant voltage control methode and constant current methode. And designed to a controller circuit of 4 phase unipolar driving and 2 phase bipolar driving of stepping motor.

• Information Display
• /
• v.23 no.4
• /
• pp.35-44
• /
• 2022

AI기술의 유용성과 발전 가능성은 다양한 분야에서 확인되어 왔고, 디스플레이 산업에도 AI 기술들이 적극 도입되고 있다. 디스플레이 산업에 도입된 기존의 AI 기술들은 주로 engineer나 불량 검사자의 업무를 자동화하는 목적이었으나, 최근에는 engineer의 업무를 대체하는 고도의 지능화된 AI 기술들이 도입되고 있다. 본 논문에서는 이러한 지능화된 AI 기술 중에서 강화 학습, 자연어 처리, Pattern Matching 기술의 원리와 적용 사례들을 다루어 보았다. 첫번째로 강화 학습의 기본 개념을 설명하고, 설비 control (scheduling), 재료 탐색, 그리고 회로 설계에서의 적용 사례를 살펴보았다. 두번째로는 자연어 처리에서는 기술의 기본 원리 및 다양한 적용 방법론들에 대하여 다루었고, 제조 검사 리포트 분석, 지식재산권 분석, 연구문헌 분석 등에서의 활용 사례를 살펴보았다. 마지막으로 Pattern Matching에서는 기술 개요와 최근의 기술 동향을 기술하였고, Object Detection과 Object Tracking 기술 비교와 함께 패널 설계 도면으로부터 engineer 가 관심을 가져야 할 pattern 탐색에 대한 적용 사례를 살펴보았다.

• Proceedings of the KIEE Conference
• /
• 2001.11c
• /
• pp.123-126
• /
• 2001

종합적인 공정 제어 자동화 시스템 구현을 위해 계층적이고 개방형 방식에 의한 시스템 구축이 이루어지고 있다. 상위 계층 시스템은 하위 계층 제어 시스템의 제어기 설정치를 결정하는 방법으로 다양한 의사결정(Decision Making)방법을 도입하여 하위 계층 시스템과 연계하여 계층적인 종합 공정 제어 자동화 시스템 구축을 시도하고 있다. 본 연구에서는 상위 계층 시스템 구현을 위해 신경회로망 방식을 채택한 상위 지능형 제어 시스템을 제안하여 연속형 프로세스의 최적 의사 결정을 효과적으로 할 수 있도록 하였고 이를 실현화 하는데 있어 UML방식의 객체지향 설계방식을 도입함으로써 시스템의 재 사용성 및 확장성을 가지는 개방형 상위 의사 결정 시스템을 개발하였다. 개발된 시스템을 수처리 연속 공정인 약품주입 공정에 적용하였다.

• Journal of KIISE:Software and Applications
• /
• v.35 no.12
• /
• pp.705-715
• /
• 2008

Today raises its head on the issue of interoperability caused by the complexity of the embedded software and the diverse development environment about SUGV(Small Unmanned Ground Vehicle). So, we propose to adopt the original MDA mechanism for this heterogeneous embedded development. To solve this problem, we apply for developing SUGV with MDA(Model Driven Architecture) using the original UML profile mechanism. Through this method, it can be semi-automatically transformed into TSM(Target specific model) after modeling TIM(Target Independent Model). Then we can also automatically generate the heterogeneous source codes. Therefore it will be reduced the development cycle and effort of the heterogeneous systems. We verify the benefits of our proposed approach and the reliability through analyzing the generated codes.

• Journal of KIISE:Computer Systems and Theory
• /
• v.26 no.12
• /
• pp.1539-1547
• /
• 1999

캐리-세이브 가산기 (CSA)는 회로 설계 과정에서 빠른 연산 수행을 위해 가장 널리 이용되는 연산기 중의 하나이다. 그러나, 현재까지 산업체에서 CSA를 이용한 설계는 설계자의 경험에 따른 수작업에 의존하고 있고 그 결과 최적의 회로를 만들기 위해 매우 많은 시간과 노력이 소비되고 있다. 이에 따라 최근 CSA를 기초로 하는 회로 합성 자동화 기법에 대한 연구의 필요성이 대두되고 있는 상황에서, 본 논문은 연산 속도를 최적화하는 효율적인 CSA 할당 알고리즘을 제안한다. 우리는 CSA 할당 문제를 2단계로 접근한다: (1) 연산식의 멀티 비트 입력들만을 고려하여 최소 수행 속도 (optimal-delay)의 CSA 트리를 할당한다; (2) (1)에서 구한 CSA 트리의 수행 속도 증가가 최소화 (minimal increase of delay) 되는 방향으로 CSA들의 캐리 입력 포트들에 나머지 싱글 비트 입력들을 배정한다. 실제 실험에서 우리의 제안된 알고리즘을 적용하여 연산식들의 회로 속도를 회로 면적의 증가 없이 상당한 수준까지 줄일 수 있었다.Abstract Carry-save-adder (CSA) is one of the most widely used implementations for fast arithmetics in industry. However, optimizing arithmetic circuits using CSAs is mostly carried out by the designer manually based on his/her design experience, which is a very time-consuming and error-prone task. To overcome this limitation, in this paper we propose an effective synthesis algorithm for solving the problem of finding an allocation of CSAs with a minimal timing for an arithmetic expression. Specifically, we propose a two step approach: (1) allocating a delay-optimal CSA tree for the multi-bit inputs of the arithmetic expression and (2) determining the assignment of the single-bit inputs to carry inputs of the CSAs which leads to a minimal increase of delay of the CSA tree obtained in step (1). For a number of arithmetic expressions, we found that our approach is very effective, reducing the timing of the circuits significantly without increasing the circuit area.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.47 no.2
• /
• pp.106-114
• /
• 2010

We proposed an unified design methodology and verification platform for giga-scale System on Chip (SoC). According to the growth of VLSI integration, the existing RTL design methodology has a limitation of a production gap because a design complexity increases. A verification methodology need an evolution to overcome a verification gap. The proposed platform includes a high level synthesis, and we develop a power-aware verification platform for low power design and verification automation using it's results. We developed a verification automation and power-aware verification methodology based on control and data flow graph (CDFG) and an abstract level language and RTL. The verification platform includes self-checking and the coverage driven verification methodology. Especially, the number of the random vector decreases minimum 5.75 times with the constrained random vector algorithm which is developed for the power-aware verification. This platform can verify a low power design with a general logic simulator using a power and power cell modeling method. This unified design and verification platform allow automatically to verify, design and synthesis the giga-scale design from the system level to RTL level in the whole design flow.