• 전력전자학회:학술대회논문집
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• 전력전자학회 2006년도 전력전자학술대회 논문집
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• pp.390-392
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• 2006

단일 서스테인 구동회로서 패널을 수평으로 이등 분할하고 직렬 연결하여 구동회로의 전류 스트레스를 저감하는 새로운 단일 에너지 회수 서스테인 구동회로를 제안한다. 기존의 단일 서스테인 구동회로는 +Vs 및 -Vs의 양극성 전원을 사용함에 따라 기존 구동회로에 비해 전류 스트레스는 그대로이면서 스위치 전압 스트레스가 두 배가 되어 회로 손실 및 발열이 높은 단점을 가지고 있다. 이를 개선하기 위해 제안하는 패널 분할 직렬 연결 단일 에너지 회수 서스테인 구동회로는 패널을 수평으로 이등 분할하고 하프 브리지 인버터를 각각 연결하여 구동 회로의 가스 방전 전류 및 패널 캐패시터의 변위 전류를 기존의 절반으로 줄여 스위치들의 전류 스트레스를 저감하게 된다. 또한 에너지 회수 회로는 능동소자로서 단 하나의 스위치와 단하나의 다이오드만을 사용하므로 그 구조가 단순하여 원가를 절감할 수 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.793-794
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• 2011

본 논문에서는 최근에 디지털논리시스템의 회로 구현시에 적용되기 시작한 분할설계기법의 한가지 방법을 제안하였다. 기존의 디지털논리회로설계기법은 적용되는 개별소자를 어떻게 효과적이며 효율적으로 이용하느냐 하는 것이 큰 목적이었으나, 최근의 전자공학의 발달과 회로의 집적도가 높아짐에 따라서 디지털논리설계기법은 각각의 모듈을 구성하고 있는 소자들의 개별소자를 사용하는 것보다는 복잡하더라도 좀 더 경제적이고 다기능의 분할설계기법이 요구되고 있다. 이러한 내용을 근간으로 본 논문에서는 효과적인 분할기법을 이용한 스위칭함수구성의 한가지 방법을 제안하였다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.105-113
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• 2004

본 논문은 B-I (delay insensitive) 모델을 사용하는 비동기 프로세서의 메모리 동작 완료 신호 생성 회로를 제안한다. 제안된 설계 방법은 더미셀과 완료 신호 생성 회로를 이용하여 메모리의 읽기 및 쓰기 동작의 완료 신호를 생성한다. 비트라인과 메모리 셀의 지연을 고려하여 메모리를 지수적 블록 크기로 나누어 최소의 완료 신호 회로를 추가하여 D-I 모델로 동작하는 메모리를 설계하였다. 각 구역의 크기가 지수적으로 증가하도록 메모리를 분할하는 제안된 분할 알고리즘은 기존의 동일한 크기를 갖는 구역들로 메모리를 분할하는 방법에 비해 약 40% 정도 동작 지연을 개선하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.742-744
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• 2004

본 논문에서는 표준 셀 배치기 Mongrel의 성능을 개선하기 위해 사용된 다양한 기법에 관해 살펴보고 top-down방식의 계층적 분할 기법을 이용한 광역 배치(Hierarchical Global Placement)를 제안한다. 계층적 분할 기법을 이용한 광역 배치는 RBLS(Relaxation Based Local Search) 기법과 더불어 Mongrel의 성능 개선에 결정적인 역할을 하고 있으며 분할 기법으로 hMETIS(클러스터링을 이용한 다단계 분할 기법)를 사용한다. 우리는 표준 벤치마크 회로를 이용한 실험을 통해 계층적 분할 기법을 이용한 광역 배치 기법이 안정적이면서 효율적인 배치 결과를 가져옴을 보인다.

• 한국전자파학회논문지
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• 제15권1호
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• pp.96-102
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• 2004

본 논문에서는 한 개의 빔 분할기와 감응파장영역이 서로 다른 2개의 포토다이오드를 사용하여 무선광 차동 검출기를 구성하고 잡음광 소거에 활용하였다. 빔 분할기를 차동검출기에 사용하면 2개의 포토다이오드의 위치에서 잡음광의 강도를 항상 동일하게 만들어주므로 잡음전압을 소거하기 위한 이득비 자동조절회로가 필요하지 않게 되어 회로가 간단해진다. 광필터가 부착된 단일의 포토다이오드에 비하여 빔 분할기를 이용한 차동검출기에서 신호대 잡음비를 약 14 ㏈ 개선하였다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.13-22
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• 2001

본 논문에서는 RF 회로의 3차원 적층 구조를 설계하고 RF 회로의 특성개선 효과를 살펴보았다. 3차원적 RF 회로를 구현하기 위하여 분할 설계 기준을 제안하였으며 이에 따라 RF 회로를 기능별, 동작 주파수별로 분할하여 구현하였다. 분할된 하위 모듈을 3차원으로 적층 연결할 수 있도록 PAA 입출력 단자구조를 이용하여 3차원 형태의 ITS RF 시스템을 제작하였다. 이에 따라 아날로그 신호와 디지털 신호, DC 전원이 혼재되어 있는 ITS(지능형 교통관제 시스템) 224MHz RF 모듈을 구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224MHz, 21.4MHz, 및 450kHz~DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224MHz 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피 및 배선길이에서 각각 76.9％, 28.4％를 감소시킨 $48cm^3$, 1.8cm를 나타내었고, 열적 성분인 최고 동작 온도특성은 37% 감소한 $41.8^{\circ}C$를 나타났다. PAA형 3차원 적층 구조는 고속 고밀도 저전력의 특성을 가지며, 저비용으로 구현할 수 있으며 RF 주파수 영역에서 각 모듈을 기능별, 주파수별로 모듈화해 제품의 기능을 가변적으로 변화시켜줄 수 있음을 알 수 있었고, RAA 형태의 입출력 단자로 연결함으로써 단일 양면 기판으로 구현되던 2차원적 RF 회로 모듈의 부피와 전기적 동작 특성과 열적 특성을 개선시킬 수 있었다.

• 한국정보통신학회논문지
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• 제10권7호
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• pp.1259-1265
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• 2006

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. 제안된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한다. 그리고 분할된 회로를 동시에 수행하는 구조를 갖는 회로를 생성한다. 본 커널 선택 알고리듬은 SUN UNIX 환경에서 C 언어로 구현되었다. 제안된 커널 선택 알고리듬은 기존의 FlowMap 지연시간 최적화 알고리듬과 결과를 비교하였다. 제안된 지연시간 최적화 알고리듬이 기존 알고리듬 에 비해 지연시간이 평균 33.3 % 감소된 회로를 생성함을 보였다.

• 전자공학회논문지C
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• 제35C권10호
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• pp.69-77
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• 1998

본 논문에서는 대규모 집적회로 설계에 있어 효율적이고 안정된 분할을 위한 새로운 다단 분할 방법을 제안한다. 대규모 회로의 설계에 반복적인 분할 개선 방법을 적용함에 있어 성능의 한계를 극복하기 위해 제안된 다단 분할 방법은 분할 계층구조의 형성 방식에 의해 그 성능이 결정되었다. 기존에 제안된 대부분의 다단 분할 방법은 계층구조를 형성하는 과정에서 실험에 의한 인위적인 제한 조건을 설정하여 분할 결과의 안정성이 저하되는 문제가 있었다. 이러한 안정성의 결여는 반복 수행시의 분할 결과 편차가 매우 커지는 상황을 초래한다. 본 논문에서는 이러한 인위적인 제한 조건의 설정을 최소화하고 계층구조 형성 과정에서 현재 회로 연결 상태를 고려하여 자율적인 제한조건에 의해 클러스터링을 수행하는 새로운 계층구조 형성 방식을 제안한다. 제안된 방법에 의해 형성된 분할 계층구조는 HYIP/sup 11/의 하이브리드 버켓을 이용한 분할 개선방법을 반복적으로 적용하여 분할 결과를 얻는다. 본 다단 분할 방법은 ACM/SIGDA에서 제공한 벤치마크회로를 대상으로 실험한 결과 기존 분할 방식/sup [3] [4] [5] [8] [9]/에 비해 약 10-40% 가량의 최소 cutsize 감소 효과가 있었고 기존의 다단 분할 방법 중에 가장 효율적인 방법으로 평가되는 ML/sup [10]/에 비해 제안된 방법이 최소 cutsize에 있어서는 약 5%, 평균 outsize에 있어서는 평균 20%이상의 성능 향상을 가져 왔다. 더욱이 제안된 방법을 10회 수행한 결과가 ML 방법을 100회 수행한 결과 보다 앞서는 성능을 보였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.357-358
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• 2020

본 논문에서는 커패시터-분할타입 능동전력디커플링 회로를 위한 가상 d-q전류 제어기 설계방법을 제안한다. 설계한 제어기의 주파수 특성을 분석하고 MATLAB/Simulink 시뮬레이션을 통해 검증한다.

• 한국전자파학회논문지
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• 제29권2호
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• pp.142-145
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• 2018

본 논문에서는 전원보드의 공통모드 노이즈 감쇠를 위한 디커플링 커패시터 회로를 효율적으로 시뮬레이션할 수 있는 구조분할 해석기법을 제시한다. 제시하는 구조분할 해석기법이 적용된 전원보드 설계에서는 보드를 두 부분으로 구조분할하였으며, 분할된 구조와 커패시터 회로의 임피던스 파라미터를 재결합하기 위한 방법을 제시하였다. 구조분할 해석기법을 적용함으로써 공통모드 노이즈 감쇠 시뮬레이션에 수행되는 시간을 46 % 이상 단축하였다.