• Journal of Navigation and Port Research
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• v.28 no.5
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• pp.435-441
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• 2004

This paper deals with modelling and identification of a shipboard stabilized satellite antenna system using the optimal neural network structure. It is difficult for shipboard satellite antenna system to control and identification because of their approximating ability of nonlinear function So it is important to design the neural network with optimal structure for minimum error and fast response time. In this paper, a neural network structure using genetic algorithm is optimized And genetic algorithm is also used for identifying a shipboard satellite antenna system It is noticed that the optimal neural network structure actually describes the real movement of ship well. Through practical test, the optimal neural network structure is shown to be effective for modelling the shipboard satellite antenna system.

• Annual Conference of KIPS
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• 2004.05a
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• pp.997-1000
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• 2004

Boolean Satisfiability (SAT)는 전산학의 중요한 문제로서 SAT problem을 풀기 위한 많은 알고리즘과 도구들이 제안되어 왔다. 특히, 지난 몇 년 간 많은 발전을 이루어왔고, 하드웨어 검증과 모델 체킹 등의 분야에서 많이 적용되어 왔다. 여러 문제들을 Conjunctive Normal Form (CNF)로 표현하여 CNF의 특성을 이용하여 SAT 알고리즘이 발전되어 왔다. 그런데, 회로를 CNF로 표현할 때 몇 가지 문제점이 발생하는데 특히 CNF는 회로의 structural information 을 잃어버린다는 것이 큰 문제점이다. 이를 보완하기 위하여 회로의 structural information을 이용하기 위한 많은 연구가 진행되어 왔다. 이러한 대부분의 연구는 회로의 정보를 가지고 있다는 경우에 한정된다. 그러나, 하드웨어 검증에서 회로의 정보 없이 검증해야 하는 경우들도 발생한다. 이 논문은 회로의 정보를 가지고 있지 않을 때 CNF 만으로 회로의 structural information을 추론하는 방법을 제시한다.

• Proceedings of the KIPE Conference
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• 2019.11a
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• pp.204-205
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• 2019

리튬 이온 전지를 사용하기 위해선 내부 상태를 추정하는 알고리즘이 필요하다. 알고리즘 적용을 위해 리튬 이온 전지에서 나오는 전압과 전류신호를 이용해 전기적 등가 회로 모델을 설계한다. 이 모델은 전압원, 저항, 캐패시터로 구성되어 있으며, 충전과 방전 시 발생하는 전기적 신호를 모사한 것이다. 전기적 등가 회로 모델 분석에 사용되는 상태방정식은 알고리즘과 상황에 따라 변경된다. 본 논문에서는 연속시간 상태방정식과 이산시간 상태방정식에 대해 다루었다. 그리고 실제 알고리즘에 적용해 성능을 확인하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 1998.11a
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• pp.202-207
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• 1998

본 논문에서는 유전자 알고리즘을 이용하여 불확실한 비선형 시스템의 퍼지-신경 회로망 모델링을 제안하였다. 제안한 퍼지-신경 회로망 모델링을 위한 학습 알고리즘은 다음과 같은 세 단계로 나누어 진행한다. 첫 번째 단계에서는 퍼지 모델의 소속 함수의 중심간과 표준편차를 구하여 초기 퍼지소속 함수를 결정한다. 두 번째 단계에서는 새로운 알고리즘을 통하여 언어적 퍼지 규칙을 만든다. 마지막 세 번째 단계에서는 유전자 알고리즘을 이용하여 중심값과 표준편차를 최적화함으로써 퍼지 모델의 소속 함수를 조절한다. 제안된 유전자 알고리즘의 장점은 흔히 신경 회로망에서 널리 쓰이는 역전파 알고리즘이 갖는 지역 최소점에 빠지는 현상이 없다는 것이다. 제안한 알고리즘의 유용성을 확인하기 위하여 일반적으로 가장 많이 쓰이는 비선형 시스템에 대하여 시뮬레이션 하여 확인하였다.

• Proceedings of the KIEE Conference
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• 2004.07d
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• pp.2613-2615
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• 2004

본 논문에서는 광학 디스크 기기의 주기적인 외란인 편심 보상을 위해 웨이블릿 신경 회로망 기반 외란 모델로 구성된 순방향 오차 제거(feedforward error rejection) 방법을 제안한다. 신호 모델링 방법으로 사용되어진 신경 회로망 모델의 단점인 실시간 처리 능력 및 국부 최소치로의 가능성 등을 극복하며 주파수와 시간 영역에서의 우수한 신호 해석 능력을 가진 웨이블릿 변환의 장점을 가진 웨이블릿 신경 회로망을 이용하여 디스크의 외란을 모델링 한다. 웨이블릿 신경회로망은 경사 강하법 (gradient descent method)을 이용하여 학습하며, 본 논문에서 제안한 방법의 효율성을 검증하기 위해 실제 광학 디스크 기기의 외란 데이터를 이용한 컴퓨터 모의 실험을 수행한다.

• The Journal of the Acoustical Society of Korea
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• v.15 no.4
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• pp.77-82
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• 1996

In this paper an identification method is presented to obtain the equivalent electric model of a sandwitch type piezoelectric transducer. Unknown parameters related to the equivalent circuit are identified by solving a nonlinear optimization problem which can minimize an error between the experimental and analytical admittances in air. The proposed method is applied to an example transducer. The validity of equivalent circuit model is demonstrated by the comparison between the experimental measurements and analytical calculations of transmitting voltage response(TVR) and receiving voltage response(RVS).

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.10
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• pp.2310-2316
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• 2010

This paper presents an application of retiming to model checking, a branch of formal verification. Retiming can change the transition relation of a circuit without changing its input-output behaviour by relocating its registers. With the retiming, a given circuit can have a different structure more adequate for model checking. This paper proposes a cost function to reflect the number of registers and the characteristic of its transition relation and develops a heuristic annealing algorithm to search efficiently the circuit structures obtained by retiming. Experimental results show that the proposed method can improve the model checking performance.

• The Transactions of the Korea Information Processing Society
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• v.4 no.2
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• pp.628-638
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• 1997

This paper describes an implementation of fault simulator that can switch level fault models such as transistor stuck-open and stuck-closed faults as well as stuck-at faults. It overcomes the limitation when only stuck-at faults are used in VLSI circuits. Signal flow of a transistor switch is bidirectional in its nature, but most of signal flows in a switch level circuits, about 95%, are in one direction. This fault simulator focuses on the way which changes a switch level circuit into a graph model with two directed edges. Two paths from Vdd to ground and from ground to directions. Logic simulation is performed along dominant signal flows. The switch level fault simulation estimates the dominant path by injecting switch-level fualts, and pattern vectors are used for faults simulation. Experimental results are shown to demonstrate correctness of the fault simulator.

• Proceedings of the KIPE Conference
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• 2007.11a
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• pp.18-20
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• 2007

3상 계통 연계 형 인버터 시스템은 낮은 THD를 가지는 계통 전류를 공급해주기 위해 LCL 필터를 사용한다. LCL 필터를 사용하는 가장 큰 장점은 낮은 스위칭 주파수에서도 만족할 만한 수준의 THD를 가지는 계통 전류를 생성시킬 수 있다는 점이다. 반면에, 단점은 LCL필터를 포함하는 계통 연계 형 인버터 시스템의 전달함수에 하나의 공진 극점이 존재한다는 점이다. 이것은 계통 전류 제어 loop에서, 안정성 문제에 영향을 미친다. 정확한 제어를 위해서 시스템의 전달함수는 필수적이다. 여기서 중요한 점은 많은 저자들이 시뮬레이션과 실험을 할 때, 중성점이 없는 회로에서 행하지만 회로 해석을 할 때에는 중성점이 있는 회로에서 해석을 한다는 점이다. 그래서 우리는 등가 델타회로에서 LCL 필터를 포함한 전체 시스템의 수학적인 모델을 제안한다. 이 모델은 모든 인덕터와 커패시터의 기생 저항을 고려한다. 또한 이 논문은 계통 전류를 제어하기 위한 제어기의 해석적인 설계 절차를 포함한다. 제안한 수학적인 모델을 입증하기 위해, PSIM을 통한 시뮬레이션과 Simulink를 통한 시뮬레이션 결과를 비교하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.10
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• pp.33-46
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• 2015

In this paper, we predicts the analog and digital circuit performance of FinFETs that are scaled down following the ITRS(International technology roadmap for semiconductors). For accurate prediction of the circuit performance of scaled down devices, accurate parasitic resistance and capacitance analytical models are developed and their accuracies are within 2 % compared to 3D TCAD simulation results. The parasitic capacitance models are developed using conformal mapping, and the parasitic resistance models are enhanced to include the fin extension length($L_{ext}$) with respect to the default parasitic resistance model of BSIM-CMG. A new algorithm is developed to fit the DC characteristics of BSIM-CMG to the reference DC data. The proposed capacitance and resistance models are implemented inside BSIM-CMG to replace the default parasitic model, and SPICE simulations are performed to predict circuit performances such as $f_T$, $f_{MAX}$, ring oscillators and common source amplifier. Using the proposed parasitic capacitance and resistance model, the device and circuit performances are quantitatively predicted down to 5 nm FinFET transistors. As the FinFET technology scales, due to the improvement in both DC characteristics and the parasitic elements, the circuit performance will improve.