• Electronics and Telecommunications Trends
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• v.12 no.2 s.44
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• pp.119-126
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• 1997

대규모 시스템의 개발에 있어서 하드웨어 설계 데이터가 방대해짐에 따라 데이터의 형상 관리가 필요하게 되었고, 보다 효율적인 설계 관리하에서 신뢰성 있는 하드웨어 설계용 라이브러리를 설계하기 위해서는 데이터 관리 도구가 요구된다. 고속병렬컴퓨터 시스템 개발을 위한 하드웨어 설계 환경에서는 설계 데이터의 효율적인 형상 관리를 위하여 TDM(Team Design Manager) 설계 관리 도구를 적용하였다. 본 고에서는 여러 워크스테이션(머신)들로 구성되어 클라이언트/서버 컴퓨팅을 지원하는 분산 하드웨어 환경에서의 설계 데이터 형상 관리환경 및 하드웨어 설계 데이터의 관리기법에 관하여 고찰하였다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.931-934
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• 2003

DWT(Discrete Wavelet Transform)를 2차원 하드웨어로 구현하기 위해서 많은 하드웨어와 실행시간이 들기 때문에 효율적인 구조가 중요하다. 그래서, 이 논문에서는 2차원 DWT에 대한 효율적인 하드웨어 이용률과 크기의 감소, 완벽한 레지스터 이용률, 규칙적인 데이터 흐름으로 필터 길이의 확장을 쉽게 할 수 있도록 구조를 개선하고, 개선된 구조를 VHDL로 검증하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10b
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• pp.13-15
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• 2001

진화 하드웨어(Evolvable Hardware: EHW)는 환경에 적응하여 스스로 하드웨어 구성을 변경할 수 있는 하드웨어로서 최근에 많은 관심과 함께 연구가 이뤄지고 있다. 하지만, 하드웨어의 복잡도가 증가할수록 진화를 위해 탐색해야 하는 해공간의 크기가 기하급수적으로 증가하기 때문에 아직까지 복잡한 하드웨어에 대해서는 좋은 활용방안을 찾지 못하고 있다. 이 논문에서는 이런 복잡한 하드웨어를 모듈별로 나눠서 진화시키는 방법을 제시하여 좀더 효율적인 진화의 가능성을 보인다. 기존에 주로 사용되던 회로 진화 디자인과 이를 모듈별로 나눠서 진화하는 방식을 실험을 통해 비교하고, 효과적으로 진화시간을 단축할 수 있음을 보인다.

• Journal of KIISE:Software and Applications
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• v.31 no.10
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• pp.1364-1373
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• 2004

Recently Evolvable Hardware (EHW) is widely studied to design effective hardware circuits that can reconfigure themselves according to the environment. However, it is still difficult to apply for complicated circuits because the search space increases exponentially as the complexity of hardware increases. To remedy this problem, this paper proposes a method to evolve complex hardware with a modular approach. The comparative experiments of some digital circuits with the conventional evolutionary approach indicate that the proposed method yields from 50 times to 1,000 times faster evolution and more optimized hardware.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.253-256
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• 2001

G.UTE ADSL 모뎀에 적합한 주파수 영역 프로세서의 구조를 제안하였다. 주파수 영역의 연산과정에 대한 알고리듬 수준의 최적화를 수행하였고, 하드웨어 자원할당에 따른 설계의 효율성도 분석하였다. 제안된 프로세서는 한 개의 실수 곱셈기와 두 개의 실수 덧셈기를 병렬로 연결한 구조를 가지며, 기존의 연구결과에 비해 작은 하드웨어 크기를 차지한다. 설계된 시스템은 삼성 0.35㎛ 표준셀 라이브러리를 사용하여 합성하였으며, G.LITE ADSL 모뎀에 적합하게 적은 하드웨어 자원으로 필요한 연산을 효율적으로 수행한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.214-216
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• 2000

본 논문에서는 유전자 프로그래밍을 이용하여 온라인 적응 학습이 가능 진화 하드웨어의 진화 전략을 구성하였다. 유전자 프로그래밍은 특유의 트리형 개체구조가 여러 개의 프로세스의 합을 통한 복합 임무의 수행 구조로 해석될 수 있다는 이점에 비하여, 하드웨어 구현이 어렵고 crossover 연산자의 사용이 어렵다는 단점등에 의하여 진화 하드웨어의 동적 재구성 알고리즘으로 널리 사용되지 못하였다. 본 논문에서는 유전자 프로그래밍의 이러한 단점을 극복할 수 있는 개체 표현 및 하드웨어 구현 방법을 제안하였으며, 제안된 방법론에 기존의 연구 결과를 결합하여 유전자 프로그래밍의 수행 효율을 높일 수 있는 진화 전략을 구성하였다. 제안된 진화 전략은 자율 이동 로봇 실험에 적용되어 효율성을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.11
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• pp.54-64
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• 2010

Reed-Solomon (RS) codes are the most widely used error correcting codes in digital communications and data storage. Recently, Sudan found algorithm of list decoder for RS codes. List decoder has larger decoding radius than conventional hard-decision decoding algorithms and return more than one candidate polynomial. But, the algorithm includes interpolation and factorization step that demand massive computations. In this paper, an efficient architecture and processing schedule are proposed. The architecture consists of R-MAC, memories, and control unit. The R-MAC computes both of RC and PU steps that are main part of the factorization algorithm. The proposed architecture can achieve higher hardware utilization efficiency (HUE) and throughput by using efficient processing schedule and memory architecture. Also, the architecture can be designed flexibly with scalability for various applications. We design and synthesize our architecture using Dongbu-Anam $0.18{\mu}m$ standard cell library and the maximum clock frequency is 330MHz.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.145-148
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• 2016

In this paper, we propose a design of Intra Prediction angular mode decision for high-performance HEVC encoder. Intra Prediction works by performing all 35 modes for efficient encoding. However, in order to process all of the 35 modes, the computational complexity and operational time required are high. Therefore, this paper proposes comparing the difference in the value of the original image pixel, using an algorithm that determines Angular mode efficiently. This new algorithm reduces the Hardware size. The hardware which is proposed was designed using Verilog HDL and was implemented in 65nm technology. Its gate count is 14.9k and operating speed is 2GHz.

• Smart Media Journal
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• v.5 no.4
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• pp.49-56
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• 2016

Various sensor devices has been developed as the wireless Internet and IoT technology are widely used. Recently, open source hardware has evolved for providing various services in IoT environments. However, in comparison to the development of the open source hardware, the development of human resources is missing. In order to solve such a phenomenon, in this paper, we propose a software framework for the embedded software development in open source hardware. The proposed framework provides a fast and intuitive development environment by using the visual programming language and providing fast feedbacks to developers. In addition, we discuss the strengths and weaknesses of the proposed scheme based on the implement on a real board.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.22-24
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• 2002

본 논문에서는 백트랙킹 알고리즘을 이용한 하드웨어/소프트웨어 분할 방법을 제안한다. 최적의 해를 찾을 때에 효율적인 가지치기 함수를 정의하여 불필요한 탐색 단계를 제거하므로써 계산 시간이 단축될 수 있도록 하였다. 또한 제약조건에 따라 트리의 검색 순서에 변화를 주어 효율적인 검색이 되도록 하였다. 제안된 알고리즘의 성능평가를 위해 시뮬레이티드 어닐링 방법의 결과와 비교 분석하였다.