• 한국통신학회논문지
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• 제35권2C호
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• pp.182-192
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• 2010

본 논문은 이진 영상 압축 표준인 JBIG2의 주요 구성모듈을 하드웨어 IP(Intellectual Property)로 설계 구현을 제안한다. JBIG2가 표준화된 이후 차세대 FAX 하드웨어 개발을 용이하게 하기 위하여 JBIG2 부호화기의 주요 모듈인 심볼 추출부, 허프만 부호화기, MMR 부호화기, MQ 산술부호화기를 하드웨어 IP로 합성하였다. VHDL코드 생성 및 합성을 위해서 ImpulseC Codeveloper와 Xilinx ISE/EDK 프로그램을 사용하였다. 심볼추출시 메모리의 사용을 최소화하기 위해 문서를 128라인씩 분할하여 처리하도록 설계하였다. 합성된 IP들은 Xilinx사의 ML410 개발보드의 Virtex-4 FX60 FPGA에 다운로드하여 성능평가를 수행하였다. 4개의 IP가 FPGA에서 차지하는 면적은 전체 slice의 36.7%를 차지하였다. 동작 검증을 위해 Active HDL 툴을 이용하여 각 IP에 대한 파형 검증을 수행한 결과 정상 동작함을 확인하였다. 아울러 ML410 개발보드 상에서 Microblaze CPU를 이용해 소프트웨어로만 수행한 경우와 동작 속도를 비교 한 결과, 구현된 IP들은 심볼 추출부는 17배, 허프만 부호화기는 10배, MMR 부호화기는 6배, MQ 산술부호화기는 2.2배 이상의 빠른 처리 속도를 나타내었다. 구현된 하드웨어 IP와 연동된 소프트웨어 모듈로 표준 CCITT문서를 압축한 결과 정상적으로 동작함을 확인하였다.

• 대한전자공학회논문지TC
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• 제38권3호
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• pp.44-51
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• 2001

위성탑재 시스템은 일반 시스템과는 달리 열악한 우주환경으로 인하여 구현상 많은 제약이 따른다. 본 논문에서는 위성탑재 고해상도 합성개구레이다(SAR: Synthetic Aperture Radar)의 광대역 신호의 생성 및 처리 요구사항을 만족시키며 최소의 하드웨어로써 구현 가능한 ?V 스티칭 세그멘테이션(Chirp Stitching Segmentation) 기법을 이용하여 이에 적합한 송 수신부 하드웨어 및 운영 프로그램을 설계하고 구현하였다. Top-Down 방식의 설계 개념을 도입, 하드웨어는 장치(Equipment), 모듈(module), 회로(circuit)의 단계로, 소프트웨어는 SR(Software Requirement), AD(Architecture Design), DD(Detailed Design)의 단계별로 설계 요구조건을 마련하고 이를 만족하도록 설계, 구현하였다. 구현된 하드웨어의 동작을 확인하기 위해 두 개의 42.5MHz 신호로부터 두 배의 대역폭을 갖는 85MHz 신호를 생성 및 처리하였으며 동작을 확인하여 본 시스템이 고해상도 위성탑재 SAR에 적용 될 수 있음을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.149-159
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• 2003

최근 들어, 정보 보호의 필요성이 높아지면서, 암호화 및 복호화에 관한 관심이 커지고 있다. 특히, 대용량 정보의 실시간 고속 전송에 사용되기 위해서는 매우 빠른 암호화 및 복호화 기법이 요구되었다. 이를 위한 방안중의 하나로서 기존의 암호화 알고리즘을 하드웨어 회로로 구현하는 연구가 진행되어 왔다. 하지만, 기존 연구의 경우, 구현되는 회로 크기를 최소화하기 위해, 암호화 알고리즘들의 주요 특성인 병렬 수행 가능성을 무시한 채, 동일 회로를 여러번 반복 수행시키는 방법으로 설계하였다. 이에 본 논문에서는 1998년 한국정보보호센터에서 개발한 국내 표준 암호화 알고리즘 SEED의 병렬 특성을 충분히 활용하는 새로운 회로 설계 방법을 제안한다. 이 방법에서는 암호 연산부의 획기적인 속도 개선을 위해 암호 블록의 16 라운드 각각을 하나의 단계로 하는 16 단계의 파이프라인 방식으로 회로를 구성한다. 설계된 회로 정보는 VHDL로 작성되었으며, VHDL 기능 시뮬레이션 검증 결과, 정확하게 동작함을 확인하였다. 또한 FPGA용 회로 합성 도구를 이용하여, 회로 구현시 필요한 회로 크기에 대한 검증을 실시한 결과, 하나의 FPGA 칩 안에 구현 가능함을 확인하였다. 이는 단일 FPGA 칩에 내장될 수 있는 고속, 고성능의 암호화 회로 구현이 가능함을 의미한다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.73-80
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• 2005

로그 맵 복호 알고리즘 기반의 터보 디코더는 뛰어난 복호 성능에도 불구하고, 반복적 연산으로 인한 인터리버 크기에 비례하는 많은 양의 메모리와 높은 하드웨어 복잡도가 단점으로 지적된다. 이에 본 논문에서는 이전 연구 결과를 바탕으로 많은 양의 메모리의 절감과 하드웨어 복잡도를 감소시킨 3G W-CDMA 시스템에 적합한 터보 디코더를 설계하였다. 하드웨어 복잡도와 복호 성능간의 균형을 고려하여 수신정보, 사전정보, 상태 메트릭을 각각 5비트, 6비트 그리고 7비트로 할당하였고, 로그 맵 복호 알고리즘의 주연산인 $MAX^{*}$ 연산 중 계산도가 큰 오류 보정 함수를 근사화한 조합회로로 구성하여 하드웨어 부담을 감소하였으며 윈도우 블록의 길이가 32인 슬라이딩 윈도우 기법을 적용하였다. 본 논문에서 제안한 터보 디코더는 $0.35\mu$m Hynix CMOS technology로 합성한 합성 결과로부터 Eb/No가 1dB, 인터리버 크기가, 5번의 반복 복호에서 $10^{-6}$ 이하의 비트 오율을 달성하였으며, 이때 최고 9Mbps의 복호 성능을 발휘한다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 추계공동학술대회 정보환경 변화에 따른 신정보기술 패러다임
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.51-53
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• 1999

시스템을 설계함에 있어 시스템의 성능과 비용 및 시간을 고려한 하드웨어 소프트웨어를 혼합한 통합설계(codesign) 환경이 많아 연구되고 있다. 통합 설계 과정을 자동화하기 위해서는 기술 언어를 툴에 맞게 자동적으로 바꾸어주는 기능이 필요하게 된다. C를 VHDL로 변환하는 방법에서 특히 동적 할당, 포인터, 재귀 호출에 대한 변환이 어렵다. 본 논문은 재귀 호출 부분을 제어부, 연산부, 입력부, 메모리로 나누어 각각을 component로 설계하게 만들었다. C언어로부터 합성 가능한 VHDL로의 변환 중 재귀 호출에 관한 연구를 수행함으로써 상위 수준에서의 시스템 설계를 할 수 있도록 도와주고, C로부터 VHDL로의 변환에 유연성을 부여하여, 설계를 자동화시키는데 기여할 수 있을 것이다.

• 감성과학
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• 제1권1호
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• pp.25-31
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• 1998

컴퓨터 하드웨어 기술과 멀티미디어 기술의 발달로 멀티미디어 입출력 장치를 이용한 고급 인터메이스의 필요성이 대두되었다. 친근감 있는 사용자 인터페이스를 제공하기 위해 실감 있는 얼굴 애니메이션에 대한 요구가 증대되고 있다. 본 논문에서는 사람의 내적 상태를 잘 표현하는 얼굴의 표정을 3차원 모델을 이용하여 애니메이션을 수행한다. 애니메이션에 실재감을 더하기 위해 실제 얼굴 영상을 사용하여 3차원의 얼굴 모델을 변형하고, 여러 방향에서 얻은 얼굴 영상을 이용하여 텍스터 매핑을 한다. 변형된 3차원 모델을 이용하여 얼굴 표정을 애니메이션 하기 위해서 해부학에 기반한 Waters의 근육 모델을 수정하여 사용한다. 그리고, Ekman이 제안한 대표적인 6가지 표정들을 합성한다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2002년도 추계공동학술대회
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 전력전자학술대회 논문집
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• pp.236-237
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• 2012

본 연구에서는 Thyristor로 구성되는 HVDC System의 Thyristor밸브를 시험하기위한 새로운 합성시험회로를 제안하고 그 성능과 동작을 분석한 내용에 대해 기술하고 있다. 제안하는 시스템의 동작 타당성을 체계적으로 분석하기 위해 PSCAD/EMTDC 소프트웨어를 이용한 시뮬레이션 모델을 개발하였으며 이를 기반으로 하드웨어 시스템을 제작하여 제안하는 시스템의 동작특성을 분석하였다.

• 한국정보통신학회논문지
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• 제25권6호
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• pp.813-818
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• 2021

본 논문에서는 기존 CIE1931 색역 변환 알고리즘의 최적화된 하드웨어 구현 방법을 제안한다. 안개제거 알고리즘의 후처리 방법 중 비교적 연산량이 적은 기존 알고리즘은 연산 과정에서 Split multiplier를 사용한 큰 비트의 계산으로 하드웨어 자원 소모량이 크다는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 미리 정의된 2번의 행렬 곱셈 연산을 하나로 줄임으로써 연산량 감소, 하드웨어 소형화를 실현하였고, Split multiplier 연산을 최적화시킴으로써 탑재하기에 더욱 효율적인 하드웨어를 구현하였다. 하드웨어는 Verilog HDL 언어로 설계하였고, Xilinx Vivado 프로그램을 이용한 논리합성 결과를 비교하여 4K 표준 환경에서 실시간 처리가 가능한 성능을 확인하였다. 또한, 2가지 FPGA에서의 탑재 결과를 통해 제안하는 하드웨어의 성능을 검증하였다.