• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 2003.12a
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• pp.77-85
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• 2003

기 상용화되고 있는 소프트웨어/하드웨어 제품의 복제방지에 대한 강도가 부족하여 쉽게 락이 크랙될 뿐 아니라 복제방지의 기능을 수행할 수 없는 단점을 보안하여 본 논문은 세계적으로 가장 많이 사용하고 있는 암호알고리즘 중의 하나인 DES를 구조적으로 수정하고 키 길이를 확장하여 암호학적 강도를 개선한 E-DES(Extended DES)를 설계하고, 이를 하드웨어로 구현하기 위해서 시스템 설계 기술언어인 VHDL로 코딩하고, FPGA를 이용, test chip을 구현하여 성능테스트를 수행한 다음, 설계된 FPGA 칩을 ASIC으로 제작하여 강력한 암호알고리즘을 가진 보안칩을 설계한다.

• Journal of KIISE:Computing Practices and Letters
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• v.16 no.5
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• pp.576-580
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• 2010

Generally, due to the strong coherence between embedded software and hardware or peripheral software, embedded software is tested by using black-box test based on user scenario for the whole system. This paper suggests the method to coordinate between testing and debugging under consideration for difficulties on solving out the defects detected from black-box test. First of all, from test result analysis, it builds up the debugging strategies enable to trace the locations of the defect's causes. And along with the strategies, it implements the generator of test scripts to be performed on the emulator environment. Through these steps, it can coordinate embedded software testing and debugging activities.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10c
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• pp.556-558
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• 2003

IPv6 도입 단계에서는 IPv4 Network와 IPv6 Network가 혼재하게 되는데, 이 때 IPv4 Network와 IPv6 Network 간의 통신을 가능하게 하는 IPv6­IPv4 프로토콜 변환기가 요구된다. 그러나 성능 분석 결과에 따르면, 기존에 구현된 프로토콜 변환기는 운영 체제를 기반으로 한 소프트웨어로 구현되어 있어서 Network 간의 모든 트래픽을 처리하기에는 성능 상의 한계가 있다. 이에 본 논문에서는 기존 소프트웨어 프로토콜 변환기의 성능 인자 분석 연구를 토대로 하여, 하드웨어 기반의 고성능 64Translator를 제안하였다. 64Translator는 하드웨어 TCP/IPv6와 TCP/IPv4를 내장하고 개선된 메모리 엑세스 방식을 사용함으로써 기존 구현 방식에 비해 성능을 개선하였다. 구현된 하드웨어 모듈에 대해서는 소프트웨어 시뮬레이션과 시험망상에서의 테스트를 수행함으로써 그 기능을 검증하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2018.05a
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• pp.22-25
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• 2018

상용 벤치마크에 의한 PC 의 성능 평가는 다양한 측면의 성능 분석이 가능하지만 모든 벤치마크들이 동일한 성능 요소에 대하여 동일한 성능 평가 결과를 나타내는 것은 아니다. 벤치마크들은 각자의 특성에 따라서 사용자의 응용 프로그램의 활용 측면, 또는 하드웨어 구성요소 측면에서 서로 다른 방법으로 테스트를 수행하고, 그 결과를 컴퓨터의 성능으로 도출하도록 되어 있다. 본 연구에서는 응용 프로그램 사용자 측면에서 성능을 평가하는 벤치마크인 SYSmark 2014 와 PCMark 8, 그리고 Passmark PerformanceTest 9 를 서로 다른 CPU 사양을 가지는 PC 들에 대하여 실행하고, 그 결과를 분석함으로써 하드웨어 측면에서의 성능 평가 결과와 사용자 측면에서의 성능 평가 결과와의 연관성을 분석하였다. 벤치마크별로 성능 평가를 수행한 결과, SYSmark 2014 와 PCMark 8 은 CPU 사양에 따른 하드웨어 구성요소 측면에서의 변화에 대한 Passmark PerformanceTest 9 결과치의 차이에 비하여 상대적으로 적은 성능 차이를 보인다. 이러한 벤치마크 결과는 응용 프로그램이나 소프트웨어를 활용하는 사용자 측면에서의 성능이 하드웨어 측면에서의 성능 차이에 반드시 비례하는 결과를 나타내지는 않는다는 사실을 분석적으로 보여준다.

• Proceedings of the Korea Information Processing Society Conference
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• 2019.10a
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• pp.201-203
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• 2019

5G 시스템은 혁신적인 발전을 거듭하며 강력해진 기술 표준을 근간으로 초광대역 이동형 데이터 서비스, 대규모 사물통신 서비스 등을 제공하고 있다. 본 논문에서는 SW를 기반으로 한 5G의 기술 개발 방법론을 제안한다. 또, 실제 환경에서 차세대 모바일 네트워크의 성능 분석이 가능한 SW 기반의 시스템 레벨 테스트베드 및 모니터링 프로그램을 OAI(Openairinterface) 5G 연구 단체의 오픈소스를 이용하여 구현한다. 기존 하드웨어 위주의 단일 칩 시스템(SoC)을 이용한 구현은 손상되기가 쉽고 유지보수가 힘들다는 단점이 있다. 하지만 기존 하드웨어 칩을 소프트웨어 기반인 소스코드로 구현하면 유지 보수가 용이하다는 장점뿐만 아니라 하드웨어가 변경되더라도 다른 하드웨어에 호환되는 이식성 때문에 생산성이 높아지며 비용 절감의 효과도 기대할 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2017.04a
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• pp.936-937
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• 2017

최근 딥러닝을 통하여 영상의 카테고리 분류를 응용한 행동 인식이 활발히 연구되고 있다. 그러나 행동 인식을 위한 기존 연구 방법은 높은 수준의 하드웨어 사양을 요구하며 행동 인식에 대한 학습에 많은 시간이 소모되는 문제점을 지니고 있다. 또한, 행동 인식 테스트 결과를 얻기 위해 많은 시간이 소모되며 딥러닝 특성상 적은 수의 학습 데이터는 overfitting 문제를 일으킨다. 본 연구에서는 이러한 문제점을 해결하고자 행동인식을 위한 학습시간과 테스트 시간 감소를 위해 미리 학습된 VGG 모델을 사용해 얻어낸 RGB 데이터의 특징만을 학습에 사용하고 적은 수의 데이터로 행동 인식 테스트 결과를 높이기 위하여 RGB 데이터 증대를 통해 기존의 행동인식 연구보다 학습시간과 행동인식 테스트에 소모되는 시간을 줄인 방법을 행동 인식에 적용하였다. 이 방법을 UCF50 Dataset 에 적용하여 98.13%의 행동인식에 관한 정확성을 확인하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2017.11a
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• pp.839-841
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• 2017

일반적으로 자율 주행에 딥러닝을 적용하기 위해서 실제 차량에 관련 장비를 설치하고 테스트 한다. 본 논문에서는 The Open Racing Car Simulator(TORCS)에서 다양한 신경망 구조를 적용하도록 Convolutional Neural Network(CNN)을 통하여 학습 및 테스트할 수 있는 시스템을 제안한다. 가상 환경에서 테스트함으로써 하드웨어를 구매하거나 제작하지 않아도 되며 신경망 구조를 선택후 학습함으로써 다양한 데이터에 적합한 신경망 구조를 적용할 수 있다.

• Journal of KIISE:Software and Applications
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• v.33 no.1
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• pp.44-57
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• 2006

With the rapid growth of network technology, two or more products from different vendors are integrated and interact with each other to perform a certain function in the latest systems. Thus. interoperability testing is considered as an essential aspect of correctness of integrated systems. Interoperability testing is to test the ability of software and hardware on different machines from different vendors to share data. Most of the researches model communication system behavior using EFSM(Extended Finite State Machines) and use EFSM as an input of test scenario generation algorithm. Actually, there are many studies on systematic and optimal test case generation algorithms using EFSM. But in these researches, the study for generating EFSM model which is a foundation of test scenario generation isn't sufficient. This study proposes an EFSM generating technique from informal requirement analysis document for more complete interoperability testing. and implements prototype of Test Case Generation Tool generating test cases semi-automatically. Also we describe theoretical base and algorithms applied to prototype implementation.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.8
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• pp.86-96
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• 2000

The representative area among the ones whose cost increases as the integration ratio increases is the test area. As the relative cost of hardware decreases, the BIST method has been focued on as the future-oriented test method. The biggest drawback of it is the increasing test time to obtain the acceptable fault coverage. This paper proposed a BIST implementation method to reduce the test times. This method uses an input grouping and test point insertion method, in which the definition of test point is different from the previous one. That is, the test points are defined on the basis of the internal nodes which are the reference points of the input grouping and are merging points of the grouped signals. The main algorithms in the proposed method were implemented with C-language, and various circuits were used to apply the proposed method for experiment. The results showed that the test time could be reduced to at most $1/2^{40}$ of the pseudo-random pattern case and the fault coverage were also increased compared with the conventional BIST method. The relative hardware overhead of the proposed method to the circuit under test decreases as th e size of the circuit to be tested increases, and the delay overhead by the BIST utility is negligible compared to that of the original circuit. That means, the proposed method can be applied efficiently to large VLSI circuits.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.1
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• pp.29-36
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• 2009

In this paper, we proposed auto exposure(AE) algorithm and hardware implementation for apply to mobile phone camera. AE is a function that control camera exposure automatically for appropriate to object. Existing AE is using micro controller unit and there are some problems about high expense and slow processing speed. For improve these problems, we proposed AE algorithm for hardware implementation without micro controller unit therefor we can expect improvement about the content of a production and operation speed. We proposed the algorithm that is considered efficiency of hardware resource and the results of hardware implementation of proposed AE algorithm apply to mobile phone camera sensor, we verified proposed AE function.