• 전자공학회논문지
• /
• 제53권12호
• /
• pp.20-35
• /
• 2016

본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.

• 전자공학회논문지CI
• /
• 제42권5호
• /
• pp.9-20
• /
• 2005

본 논문에서는 실내에서 이동하는 사용자를 적외선에 기반을 둔 근접방법으로 추적하는 시스템인 ubiTrack을 제안한다. 현재까지 개발된 대부분의 실내 위치 추적 시스템들은 성능 및 정확도 향상을 위해 중앙 집중적인 방식으로 사용자를 추적하고 있다. 그러나 이와 같은 방식은 수많은 센서들이 환경에 편재되는 유비쿼터스 컴퓨팅 환경에서 프라이버시 문제를 야기할 수 있으며 다수의 사용자로 위치 추적을 확장하는 경우 연산의 부하가 크다는 문제점이 있다. 제안된 ubiTrack은 사용자의 모바일 기기에서 위치정보를 획득하는 passive mobile 구조로 설계되어 프라이버시 문제를 완화하며, 이동하는 사용자에 적합한 영역기반의 근접방법을 사용하여 위치 추적을 위한 연산의 효율을 높인다. 이를 위해 ubiTrack은 센싱 영역을 시분할 방식 (Time-Division Multiplexing)으로 중첩시켜 사용자에게 적합한 영역을 생성하며, 시분할 방식에 따른 성능 저하를 막기 위해 짧은 발신 주기를 가지는 적외선 통신 방식을 사용한다. 아울러 ubiTrack은 위치 추적의 정확도와 정밀도를 높이기 위해 하드웨어로 구현된 수신기와 소프트웨어로 구현된 활용 모듈에서 외부로부터의 충격이나 신호 강도 약화에 의해 발생하는 노이즈를 필터링하는 방법들을 각각 사용한다. ubiTrack은 유비쿼터스 컴퓨팅 환경에서 서로 다른 어플리케이션들의 통신을 지원하는 네트워크 모듈과 연계되어 있어, 단순히 위치 정보에 의존적인 어플리케이션뿐만 아니라 사용자 컨텍스트 정보를 활용하는 어플리케이션 등의 다양한 서비스들에서 쉽게 응용될 수 있다.

• 한국음향학회지
• /
• 제23권8호
• /
• pp.554-561
• /
• 2004

반도체 기술과 멀티미디어 통신기술이 발달하면서 고품위 영상과 다중 채널의 오디오에 관심을 갖게 되었다. MPEG 오디오 계층 3 디코더는 표준안에 기반을 둔 프로세서로써 기존에 많이 구현되어 있다. MPBG-1오디오 계층3 디코더의 합성필터는 디코더 전체에서 가장 많은 연산을 필요로 하기 때문에 고속 프로세서를 설계하기 위해서는 연산량을 줄일 수 있는 새로운 방식의 합성필터를 필요로 한다. 따라서 본 논문에서는 MPEG-1 오디오 계층 3의 핵심부분인 합성필터 부분을 DALUT (distributed arithmetic look-up table)방식을 이용하여 FPGA (Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT방식을 사용하였고, 파이프라인 구조를 사용하였으며, 데이터를 코사인 함수와 곱셈한 결과를 테이블로 만듦으로써 곱셈기를 제거하여 30%의 성능향상을 얻었다. 본 논문에서의 하드웨어 설계는 모두 VHDL (VHSIC Hardware Description Language)로 기술하였다. VHDL 시뮬레이션은 ALDEC사의 Active-HDL 6.1과 Model-sim 및 합성은 Synplify Pro 7.2v을 사용하였다. 대상 라이브러리는 XILINX사의 XC4010E, XC4020BX, XC4052 XL, P&R 툴은 XACT Ml.4를 사용하여 구현하였다. 구현된 프로세서는 20MHz∼70MHz사이에서 동작한다.

• 전자공학회논문지D
• /
• 제35D권10호
• /
• pp.39-50
• /
• 1998

넓은 통과대역과 좁은 천이대역폭을 갖는 디지털 필터는 이동통신 장비의 CODEC이나 의료장비등에 사용된다. 이러한 주파수 특성을 갖는 디지털 필터는 다른 주파수 특성의 디지털 필터에 비해 계수 및 내부신호의 양자화 영향을 크게 받기 때문에 긴 워드 길이가 요구되며 이로 인해 칩의 면적 및 소모 전력이 증가한다. 본 논문에서는 이러한 주파수 특성을 갖는 디지털 필터의 저전력 구현을 위하여 CPL (Complementary Pass-Transistor Logic), 격자 웨이브 디지털 필터와 수정된 DIFIR (Decomposed & Interpolated FIR) 알고리듬을 이용한 설계 방법을 제시한다. CPL에서의 단락전류 성분을 줄이기 위하여 PMOS 몸체효과, PMOS latch 및 weak PMOS를 이용하는 3가지 방법에 대해 시뮬레이션을 통하여 비교한 결과 전파지연, 에너지 소모 및 잡음여유 면에서 PMOS latch를 사용하는 방법이 가장 유리하였다. 통찰력을 가지고 CPL 회로를 최적화하기 위해 CPL 기본구조에 대해 시뮬레이션 결과로부터 전파지연과 에너지 소모에 대한 경험식을 유도하여 트랜지스터의 크기를 정하는데 적용하였다. 또한 필터계수를 CSD (Canonic Signed Digit)로 변환하고 계수 양자화 프로그램을 이용하여 필터계수의 non-zero 비트수를 최소화시켜 곱셈기를 효율적으로 구현하였다. 알고리듬 측면에서 하드웨어 비용을 최소화하기 위해 수정된 DIFIR 알고리듬을 사용하였다. 시뮬레이션 결과 제안된 방법의 전력 소모가 기존 방법보다 38% 정도 감소되었다.

• 대한전자공학회논문지SD
• /
• 제47권4호
• /
• pp.50-61
• /
• 2010

최근 SoC 가 주목받으면서 검증이 더욱 중요해졌다. SoC 설계 추세는 구조 및 RTL(Register Transistor Logic) 레벨의 HW(Hardware) 설계 및 내장형 프로세서에서 수행 될 SW(Software) 개발을 동시에 진행하는 HW/SW 통합 설계이다. 테크놀로지가 DSM(Deep-Submicron)으로 가면서 SoC 내부 상태를 확인하는 것은 매우 어려운 일이 되었다. 이와 같은 이유 때문에 SoC 디버거는 매우 어려운 분야이며 디버깅에 매우 많은 시간이 소모된다. 즉 신뢰성이 있는 디버거 개발이 필요하다. 본 논문에서는 JTAG을 기반으로 하는 하드웨어 디버거 OCD를 개발하였다. OCD는 Core-A를 대상으로 하여 개발 된 것이다. 개발된 OCD는 Core-A에 내장하여 SW 디버거와 연동하여 검증까지 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A에 내장한 OCD는 약 14.7%의 오버헤드를 보이며 OCD의 2% gate count를 차지하는 DCU를 수정함으로써 다른 프로세서에도 쉽게 적용할 수 있는 디버거 유닛으로 사용할 수 있다.

• 대한전자공학회논문지SD
• /
• 제49권4호
• /
• pp.15-25
• /
• 2012

FPGA용 CAD툴에 대한 학계의 연구는 상용 FPGA에 적용하기에는 단순하고 비효율적인 아키텍처를 가정하고 있기 때문에 실용성 측면에서 뒤처져 왔다. 최근 상용 FPGA 아키텍처의 배치 위치 및 배선 그래프 데이터베이스를 구축하고 인터페이스를 제공함으로써 상용 FPGA에 적용할 수 있는 배치 배선 툴의 개발을 가능하게 하려는 시도가 있었다. 본 논문은 신규 FPGA 아키텍처로 개발되고 있는 K-FPGA의 경쟁력을 벤치마킹 할 수 있는 툴킷 개발에 대해 기술한다. 이는 학계 CAD 툴의 실용성 한계를 한층 더 확장하고 있다. 기존 상용 툴과 매핑, 패킹, 배치, 배선 각 단계 별로 데이터를 교환할 수 있어 세부 툴별 비교 평가가 가능하며 이전 단계의 결과물을 기다리거나 결과의 질에 영향을 받지 않으면서 각 단계를 독립적으로 개발할 수 있는 체계를 구축하였다. 또한, 상용 FPGA의 아키텍처를 추출하여 단위 셀 라이브러리를 구축함으로써 FPGA 아키텍처의 신규 개발 시 참조 설계 역할을 할 뿐만 아니라 상시 벤치마킹 환경을 제공하도록 하였다. 특히, 아키텍처 정보를 툴 내에 하드 코딩하지 않고 하드웨어 설계자에게 익숙한 표준 HDL 형식으로 기술하여 읽어 들일 수 있도록 함으로써 아키텍처에 수시로 다양한 변경을 시도하면서 최적화해도 툴이 유연하게 수용할 수 있는 데이터 구동 방식의 툴 개발을 추구하였다. 실험을 통해 단위 셀 라이브러리 및 툴 기능을 검증하였으며 개발 중에 변경되고 있는 FPGA 아키텍처 상에서 임의의 설계를 매핑해 보고 정상 동작할 지 시뮬레이션으로 검증할 수 있음을 확인하였다. 배치 및 배선 툴이 개발 중이며 이들이 완성되면 실용적이고 다양한 신규 FPGA 아키텍처들을 개발하고 그 경쟁력을 평가할 수 있게 될 뿐만 아니라 신규 아키텍처를 위한 최적화 CAD 툴 개발 연구가 활발해지는 시너지 효과도 기대할 수 있다.

• 대한전자공학회논문지SD
• /
• 제45권12호
• /
• pp.73-82
• /
• 2008

슈퍼스칼라 프로세서에서 리오더 버퍼의 복잡도를 줄이는 여러 가지 방법이 제시되었다. 그 중에서 리오더 버퍼의 포트를 가장 단순하게 하는 방법은 하나로 되어 있는 리오더 버퍼의 구조를 실행 유닛의 개수만큼 여러 개로 나누어 분산된 리오더 버퍼로 구현하는 것이다. 각각의 분산된 리오더 버퍼는 실행 유닛의 작업 부하에 따라 그 크기를 달리 할 수 있다. 하지만 분산된 리오더 버퍼의 크기에 따라 성능의 변화가 크다. 지금까지의 분산된 리오더 버퍼로 나누는 연구는 적절한 크기를 결정하기 위해 시뮬레이션 결과에 기반 하여 직관적으로 유추하였다. 본 논문은 분산된 리오더 버퍼에 M/M/1 큐잉 이론을 이용한 수학적모델을 적용하여 최적의 크기를 결정하고 CPU2000 벤치마크 프로그램을 수행하여 성능을 측정하고 평가하였으며 기존 슈퍼스칼라 프로세서 성능의 99.2%를 보여주는 분산된 리오더 버퍼의 최적 크기를 정할 수 있었다. 기존의 리오더 버퍼와 본 논문에서 제시한 분산된 리오더 버퍼를 HDL로 구현하였을 때 포트에서 82%의 하드웨어 자원과 30%이상의 지연시간을 줄였다.

• 방송공학회논문지
• /
• 제21권5호
• /
• pp.803-815
• /
• 2016

이 논문에서는 GNSS(global navigation satellite system) 신호를 RF(radio frequency) 대역에서 표본화하여 디지털 영역에서 복조하는 직접 RF 표본화 수신기를 설계하고 그 성능을 살펴보고자 한다. 직접 RF 표본화 방식은 IF(intermediate frequency) 대역에서 AD(analog to digital) 변환을 하고 복조하는 기존의 IF 변환 방식과 다르게, 아날로그 믹서(mixer)를 전혀 사용하지 않고 안테나 출력인 통과대역 신호를 직접 AD 변환하여 이후의 수신기의 모든 과정을 디지털 영역에서 처리하는 기술이다. IF 변환 방식과 비교하면 하드웨어 구조가 덜 복잡하고 전송환경 변화에 따른 재구성이 가능하며 하나의 AD 변환기를 사용하여 여러 대역의 신호를 동시에 변환할 수 있다는 장점이 있다. 이와 같은 재구성 기능과 동시 수신 기능은 특정 대역의 신호가 적으로부터 전파방해를 받았을 때 후속시스템으로의 빠른 전환이 필요한 군용 시스템에서 매우 중요한 역할을 한다. 한편 여러 대역의 신호를 한 번에 AD 변환하려면 수신하고자 하는 신호의 반송파 주파수, 대역폭, 표본화 후의 중간주파수 그리고 보호 대역 등을 고려하여 표본화 주파수를 정하는 것이 중요하다. 이 논문에서는 GPS L1, GLONASS G1 및 G2 등의 GNSS 신호를 동시에 수신할 수 있는 표본화 주파수를 선택하고 이를 적용한 직접 RF 표본화 수신기를 설계한다. 또한 설계한 수신기를 상용 AD 변환기와 소프트웨어를 사용하여 구현한 후 실제 신호의 수신시험을 통해 수신 성능을 살펴본다.

• 정보처리학회논문지D
• /
• 제12D권7호
• /
• pp.1049-1064
• /
• 2005

내간형 시스템이 제공하는 기능이 다양해지고 그 구조가 복잡해짐에 따라, 이들 시스템을 설계하는 데에 객체 지향 설계 방법론이 널리 사용되고 있다. 객체로 설계된 시스템을 대상 하드웨어에서 수행시키기 위해서는 객체들로부터 태스크 집합을 유도해야 하는데, 여기에 몇 개의 태스크가 존재하며 각 태스크가 어떤 객체들로 도착한 어떤 이벤트를 처리하느냐에 따라 시스템의 응답성이 크게 좌우된다. 그럼에도 불구하고 객체와 태스크의 상이함 때문에 최적의 태스크 집합을 유도하는 것은 매우 어려운 일이며, 그로 인해 지금까지는 여러 태스크 집합을 반복적으로 시도해 보는 것이 보편적인 방법이었다. 본 논문에서는 이 문제를 해결하는 Scenario-based Implementation Synthesis Architecture(SISA)를 제안한다. SISA는 객체로 설계된 시스템에서 태스크 집합을 유도하는 방법, 그리고 이를 지원하는 개발 도구와 런타임 시스템 아키텍처를 총칭한다. 이를 이용하여 개발된 시스템은 가능한 적은 개수의 태스크들로 이루어져 있으면서도 시스템의 각 이벤트에 대한 응답 시간이 최소임이 보장된다. 우리는 UML 2.0을 모델링 언어로 사용하는 개발도구인 ResoRT를 확장하여 SISA를 구현했으며, 기 개발된 산업용 PBX(사설교환기) 시스템에 이를 적용했다 이 시스템의 성능 평가 결과, 지금까지 알려진 최선의 태스크 유도 방식을 이용하여 개발되었을 때에 비해 ,시스템의 최대 응답 시간이 평균 $30.3\%$ 단축된다는 것을 확인할 수 있었다.

• 만화애니메이션 연구
• /
• 통권20호
• /
• pp.1-14
• /
• 2010

영화 <아바타>의 영향으로 3D 입체 영상의 발전 전망에 대하여 사회적으로 많은 관심을 가지고 있으며 컴퓨터그래픽 기술을 지원하는 하드웨어 기술발전에도 지속적인 성장이 예측되고 있다. 또한 컴퓨터 인터넷 기반 3D네트워크 인프라의 저변 확대로 인터넷 상에서 3D 게임사업의 발전과 함께 2D 애니메이션의 기술적인 공유가 함께 이루어지고 있는 실정이다. 이러한 기술적인 발전으로 문화적인 디자인 제작 한계가 좁혀지고 애니메이션의 2D, 3D 저변확대가 빠르게 넓혀지고 있으나 디자이너가 작업하고자 하는 디지털 콘텐츠모양과 화면에서의 환경구조에 대한 문제해결방향을 분석하는데 있어 아직까진 한계를 보인다. 본 연구는 3D산업의 현황과 인지과학의 대표적인 연구방법인 절차 지향적인 분석을 통한 영상 애니메이션 디자이너의 작업 프로토콜을 분석하고 공통된 커뮤니케이션 및 작업도구를 사용하면서 표현 되는 행위를 관찰하여 그들의 작업 프로세스를 분석하고자 한다. 연구 결과를 도출하기 위하여 대표적인 선행연구를 고찰하고 여기서 나온 자료를 근거로 실증적인 심층 분석을 실시하였다. 분석방법으로 피험자가 3D 게임영상에 적용하기 위한 2D 아바타이미지를 스케치 하는 과정을 촬영하였으며 분석과정에서 발생되는 단계별 분석범주를 세분화하고 코드화 하여 디자이너가 문화적인 문제해결을 어떻게 극복하고 정리된 형태로 진행해 가는지를 살펴보았다.