• The KIPS Transactions:PartC
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• v.8C no.3
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• pp.277-286
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• 2001

본 논문에서는 미국 국립표준기술연구소 차세대 표준 암호 알고리듬으로 선정한 Rijndael 암호 알고리듬과 안정성과 성능에서 인정을 받은 Twofish 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현한다. 두가지 알고리듬에 대해 키스케쥴링과 인터페이스를 하드웨어에 포함시켜 구현한다. 알고리듬의 효율적인 동작을 위해 키스케쥴링을 포함하면서도 구현된 회로의 크기가 크게 증가하지 않으며, 데이터의 암호/복호화 처리 속도가 향상됨을 알 수 있다. 주어진 128-비트 대칭키에 대하여, 구현된 Rijndael 암호 알고리듬은 11개의 클럭 만에 키스케쥴링을 완료하며, 구현된 Twofish 암호 알고리듬은 21개의 클럭 만에 키스케쥴링을 완료한다. 128-비트 입력 데이터가 주어졌을 때, Rijndael의 경우, 10개의 클럭 만에 주어진 데이터의 암호/복호화를 수행하고, Twofish는 16개의 클럭 만에 암호/복호화를 수행한다. 또한, Rijndael은 336.8Mbps의 데이터 처리속도를 보이고, Twofish는 121.2Mbps의 성능을 보임을 알 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.05a
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• pp.281-284
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• 2006

최근 산업용 내장형 소프트웨어는 높은 부가가치를 창출할 수 있는 분야로 각광을 받고 있다. 최근 산업용 기기의 하드웨어뿐 아니라 내장형 소프트웨어에 대한 품질 시험 및 인증을 위한 기반 연구가 활발히 수행되고 있다. 본 연구는 산업용 소프트웨어 국제표준 적합성 인증」사업 추진과 관련하여 산업용 소프트웨어의 통신 기능에 대한 성능 평가 시험을 위하여 다양한 통신 프로토콜을 지원하는 시뮬레이션 소프트웨어를 개발한 것이다 소프트웨어는 산업용 통신 프로토콜인 필드버스 방식(Profibus, DeviceNet, CAN, RS232C, RS485, RS422등) 및 이더넷 기반의 TCP/IP 프로토콜에 대한 통신 시뮬레이션 시험 기능을 가지고 있으며, 프로토콜별 패킷 프레임을 사용자가 임의적으로 설정할 수 있게 하여 다양한 통신환경에서의 시뮬레이션 시험을 지원하고 각 프로토콜은 단방향 및 양방향시험을 모두 지원한다. 본 논문에서는 프로토콜별 시험 항목 및 방법을 소개하고 시뮬레이선 시스템의 하드웨어와 소프트웨어 구성 및 운영환경을 기술하였다.

• Proceedings of the KIEE Conference
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• 2005.10b
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• pp.127-129
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• 2005

본 연구에서는 백라이트 유닛의 검사를 위한 머신비전 시스템을 구축한다. 시스템은 크게 하드웨어와 소프트웨어로 나눌 수 있고 하드웨어는 조명부, 영상획득부, 로봇 암 제어부로 분류된다. 조명부는 36W FPL램프로 구성되었고 조명부의 상판에 아크릴판을 거치대로 이용하여 백라이트 유닛을 거치한다. 로봇 암 제어부는 2축 로봇 암을 제어하여 로봇 암의 센서부착 지지대에 부착된 CCD 센서를 이동시킨다. 이와 동시에 영상획득부에서는 이미지를 획득하여 PC로 전송한다. 소프트웨어의 화상처리 검사 알고리즘은 일정 패턴이 있는 도광판에 대한 검사 알고리즘과 일정패턴이 없근 백라이트 유닛에 대한 검사 알고리즘으로 분리된다. 일정 패턴이 인쇄되어 있는 패널에 대한 검사 알고리즘은 모폴로지 연산을 이용하는 템플릿 체크방법과 블록 매칭 방법이 사용되었고 일정패턴이 없는 유닛에 대한 검사는 개선된 Otsu 방법을 이용하여 얼룩이나 흐릿한 결함에 대한 결함을 검출하였다. 실험결과 불균일한 결함과 밝기가 일정하지 않은 결함일지라고 90% 이상의 검출율로 뛰어난 성능을 입증하였다.

• Journal of IKEEE
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• v.25 no.1
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• pp.10-14
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• 2021

This paper presents a hardware that improves the complexity of the CIE1931 color coordinate algorithm operation. The conventional algorithm has disadvantage of growing hardware due to 4-Split Multiply operations used to calculate large bits in the computation process. But the proposed algorithm pre-calculates the defined R2X, X2R Matrix operations of the conventional algorithm and makes them a matrix. By applying the matrix to the images and improving the color, it is possible to reduce the amount of computation and hardware size. By comparing the results of Xilinx synthesis of hardware designed with Verilog, we can check the performance for real-time processing in 4K environments with reduced hardware resources. Furthermore, this paper validates the hardware mount behavior by presenting the execution results of the FPGA board.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.11a
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• pp.203-206
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• 2004

본 논문은 SoC 환경에서 암호화 알고리즘의 처리 성능을 향상시키기 위해 각 노드의 실행 시간을 비교하여 하드웨어와 소프트웨어로 codesign 하였다. 암호화 알고리즘으로서는 DES와 SHA-1을 통합 설계하여 적용하였다. 본 논문에서의 codesign 방법을 altera의 excalibur에서 구현하여 실행 시간 및 메모리 크기 그리고 회로의 게이트 크기를 비교 대상으로 하였다. 수행 결과에 따른 분석에 의하면 세가지 비교 대상에 최적화하여 codesign 성능을 찾을 수 있었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2015.10a
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• pp.164-165
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• 2015

고성능 복수 연산 처리 장치를 갖는 VLIW (Very Long Instruction Word)와 같은 프로세서 아키텍처는 정밀한 명령어 스케쥴링을 하드웨어가 아닌 소프트웨어가 처리해 주어야 한다. 통상 컴파일러가 하드웨어의 풍부한 자원을 충분히 활용할 수 있도록 이러한 기능을 수행하여 준다. 기존에 다양한 명령어 스케쥴링 알고리즘이 연구되었고 수 십년에 걸쳐 새로운 스케쥴링 기법들이 소개되었다. 이러한 스케쥴링 기법의 성능은 알고리즘의 효율뿐만 아니라 프로그램 코드에 내재된 의존관계 (dependence relation)의 복잡도에 따라 상당한 영향을 받는다. 본 연구에서는 의존도 완화기법으로서 레지스터 재할당 (register reallocation) 기법을 살펴보고 이를 활용하여 스케쥴링 성능 개선을 시도하여 보았다.

• KLA journal
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• v.29 no.2 s.249
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• pp.19-25
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• 1988

본고는 Microcomputer for Information Managemant An International Journal for Library & Information Services의 1984년 3월호(Vol. 1,No, 1)에 개제된 Robert. M. Mason의 논문 Current and Future Micro-computer Capabilities; Selecting the Hardware를 번역한 것이다. Mason박사는 죠지아 공대에서 시스템공학을 전공하고 도서관 및 사무자동화의 자문용역회사를 운영하고 있다. Library Journal의 ‘Mason on Micros'라는 고정 칼럼의 집필자이기도 하다.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.9
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• pp.459-466
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• 2007

TCP/IP processing imposes a heavy load on the host CPU when it is processed by the host CPU on a very high-speed network. Recently the TCP/IP Offload Engine (TOE), which processes TCP/IP on a network adapter instead of the host CPU, has become an attractive solution to reduce the load in the host CPU. There have been two approaches to implement TOE. One is the software TOE in which TCP/IP is processed by an embedded processor and the other is the hardware TOE in which TCP/IP is processed by a dedicated ASIC. The software TOE has poor performance and the hardware TOE is neither flexible nor expandable enough to add new features. In this paper we designed and implemented a hybrid TOE architecture, in which TCP/IP is processed by cooperation of hardware and software, based on an FPGA that has two embedded processor cores. The hybrid TOE can have high performance by processing time-critical operations such as making and processing data packets in hardware. The software based on the embedded Linux performs operations that are not time-critical such as connection establishment, flow control and congestions, thus the hybrid TOE can have enough flexibility and expandability. To improve the performance of the hybrid TOE, we developed a hardware-based transmission/reception accelerator that processes important operations such as creating data packets. In the experiments the hybrid TOE shows the minimum latency of about $19{\mu}s$. The CPU utilization of the hybrid TOE is below 6 % and the maximum bandwidth of the hybrid TOE is about 675 Mbps.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.37 no.1B
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• pp.59-66
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• 2012

The use of MPSoC has been increasing because of a rise of use of mobile devices and complex applications. For improving the performance of MPSoC, number of processor has been increasing. Standard MPI is used for efficiently sending data in distributed memory architecture that has advantage in multi processor. Standard In this paper, we propose a scalable distributed memory system with a low cost hardware message passing interface(MPI). The proposed architecture improves transfer rate with buffered send for small size packet. Three queues, Ready Queue, Request Queue, and Reservation Queue, work as previous architecture, and two queues, Small Ready Queue and Small Request Queue, are added to send small size packet. When the critical point is set 8 bytes, the proposed architecture takes more than 2 times the performance improvement in the data that below the critical point.

• Journal of Broadcast Engineering
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• v.18 no.5
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• pp.669-679
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• 2013

This paper proposed a new VLSI (Very Large Scale Integrated Circuit) architecture for stereo matching in real time. We minimized the amount of calculation and the number of memory accesses through analyzing calculation of stereo matching. From this, we proposed a new stereo matching calculating cell and a new hardware architecture by expanding it in parallel, which concurrently calculates cost function for all pixels in a search range. After expanding it, we proposed a new hardware architecture to calculate cost function for 2-dimensional region. The implemented hardware can be operated with minimum 250Mhz clock frequence in FPGA (Field Programmable Gate Array) environment, and has the performance of 805fps in case of the search range of 64 pixels and the image size of $640{\times}480$.