• Proceedings of the Korea Information Processing Society Conference
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• 2002.11a
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• pp.523-526
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• 2002

최근 시각 관련 측정기 개발에 대한 관심이 높아지고 있다. 현재 국내의 시각 관련 전문가들이 일반적으로 사용하는 자동 시각 굴절력-곡률계(AutoRefracto-Keratometer)는 대부분 일본 제품들을 포함하는 외국산들이다. 최근 국내에서도 일부 기업에서 시각 측정기 부문에서의 개발을 행하고 있으나 아직 외국 제품들에는 정확도, 성능 등에서 크게 미흡한 수준을 보이고 있다. 이에 좀 더 개선된 성능의 광학 부문, 소프트웨어 부문, 전자 하드웨어 부문 등이 요구되고 있다. 이에 본 연구에서는 하드웨어의 변경 없이 전자 부문 소프트웨어의 다양한 변경을 가할 수 있도록 해 주어 개발 기간을 크게 줄일 수 있고 고객 데이터베이스 구축 등의 응용 확장도 가능하도록 범용성을 갖춘 자동 시각 굴절력 곡률계의 전자 부문 하드웨어를 설계하였다. 본 전자 부문 하드웨어 시스템은 동시 개발 중인 광학 부문, 전자 부문 소프트웨어와 연동되어 외국 제품에 비교시 정확도와 성능면에서 향상된 결과를 낼 수 있게 하였을 뿐 아니라 향후 발전 가능성도 크게 향상시킬 수 있었다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.34-36
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• 2002

통합설계를 위한 대부분의 분할 알고리즘들은 분할과 스케줄링은 독립적으로 실행하므로 스케줄 결과에 따른 재분할의 잠재적인 오버헤드가 있다. 분할 단계에서 스케줄링을 함께 고려하는 FDS론 응용하는 방법은 분할할 노드를 선택하면서 동시에 그 노드가 스케줄 되어야 하는 제어구간을 함께 결정한다. 본 논문에서는 기존의 FDS 응용에 의한 분할 알고리즘[7]을 확장하는데, 목적 시스템으로서 하드웨어의 경우 여러 가지 구현 방법을 지원하고 소프트웨어의 경우 여러 개의 프로세서를 수용함으로써 다양한 하드웨어 구현 모듈과 프로세서에 의해 구성되는 내장형 시스템 설계에 적용될 수 있도록 하였다. 이를 위해 각각의 하드웨어 구현들과 여러 가지 프로세서들에서의 분포 그래프를 생성하고, 상대적 스케줄 긴박도를 구할 때 각 노드에 대해 해당 분할 영역에서의 실행 시간과 구현 비용을 고려하며 분할 영역간에 발생하는 통신 지연 시간을 힘 값에 반영하였다. 상대적 스케줄 긴박도를 이용한 분할은 스케줄과 분할이 동시에 이루어 져서 기존의 분할 알고리즘[9]보다 낮은 시간 복잡도를 보인다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.4B
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• pp.771-782
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• 2000

In this paper, an H.263 video codec is implemented by adopting the concept of hardware and software co-design. Each module of the codec is investigated to find which approach between hardware and software is better to achieve real-time processing speed as well as flexibility. The hardware portion includes motion-related engines, such as motion estimation and compensation, and a memory control part. The remaining portion of theH.263 video codec is implemented in software using a RISC processor. This paper also introduces efficient design methods for hardware and software modules. In hardware, an area-efficient architecture for the motion estimator of a multi-resolution block matching algorithm using multiple candidates and spatial correlation in motion vector fields (MRMCS), is suggested to reduce the chip size. Software optimization techniques are also explored by using the statistics of transformed coefficients and the minimum sum of absolute difference (SAD)obtained from the motion estimator.

• Proceedings of the Korea Multimedia Society Conference
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• 2003.05b
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• pp.267-270
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• 2003

암호 시스템들은 복잡한 연산과정을 수행하므로 소프트웨어적으로 구현할 경우 수행속도가 저하되는 단점이 있다. 이를 고속으로 수행하기 위하여 암호 시스템을 하드웨어적으로 구현하는 연구가 활발히 수행되고 있는 것이 현재의 추세이다. 암호 시스템의 하드웨어 모듈을 개발하는 과정 중에는 설계한 모듈이 올바르게 동작하는 지의 여부를 검증하는 과정이 필수적으로 포함된다. 이를 위하여 시뮬레이션을 이용한 방법, 테스트 보드를 직접 구현하는 방법 등과 같은 검증 방법들이 주로 사용되고 있다. 암호 하드웨어 모듈은 기존의 방법만을 최대 1024, 2048 비트 정도의 많은 비트를 동시에 검증을 수행하므로 시각적으로 판별하기 곤란한 문제가 발생한다. 본 논문에서는 기존의 검증 방법을 보완하는 방법으로 PC 기반의 소프트웨어 통제하에서 암호 하드웨어 모듈을 효과적으로 검증할 수 있는 검증 방법을 제시하고자 한다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.12 no.6
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• pp.2840-2850
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• 2011

Programmers can use the Hardware-Software Co-Designing, in which they design a hardware system and software system simultaneously and then unify them, to design an embedded system. This study analyzes the problems of designing an embedded system and suggests applying the system-level design technique, which uses SpecC technology, as a solution to the problems. Also, it suggests systematic and concrete stepwise refinement by applying Refactoring technology in software engineering as a way to make the use of system-level stepwise refinement.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.8
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• pp.1737-1744
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• 2010

The Image sensor needs various image processing to improve image quality. ISP(Image Signal Processor) performs various image processing. Conventional vision cameras have own software ISP functions and perform in PC instead of using commercial ISP chips. However these methods have problems such as large computation for image processing. In this paper, we proposed ISP that significantly reduced chip area by efficient sharing of hardware and software. Large operation blocks are designed to hardware for high performances, and we used hardware simultaneously with software considering the size of the hardware. The implemented ISP can process VGA(640*4800) images and has 91450 gate sizes in 0.35um process.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.344-347
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• 2010

관점지향 개발 방법론은 시스템의 중복된 요소를 최소화 하여 높은 수준의 모듈화를 달성하기 위한 기법으로 그 적용 범위를 넓히고 있다. 특히 최근에는 임베디드 시스템 개발에 관점지향 개발 방법론을 적용한 사례가 증가하고 있다. 많은 임베디드 시스템들이 SysML과 같은 설계 언어를 이용하여 하드웨어와 소프트웨어를 동시에 설계하고 통합하는 방식으로 개발되고 있다. 그러나 이러한 하드웨어와 소프트웨어를 고려한 설계 언어들은 구조적 개발 방법론이나 객체지향 개발 방법론에 초점을 두고 있기 때문에 관점지향 개발 방법론을 지원하기에 많은 한계가 있다. 따라서 본 연구에서는 임베디드 시스템 개발에 관점 지향 개발 방법론을 지원하기 위해 확장된 SysML을 제안한다.

• Journal of KIISE:Software and Applications
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• v.32 no.1
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• pp.62-73
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• 2005

Evolvable Hardware is the technique that obtains target function by adapting reconfigurable digital' devices to environment in real time using evolutionary computation. It opens the possibility of automatic design of hardware circuits but still has the limitation to produce complex circuits. In this paper, we have analyzed the fitness landscape of evolvable hardware and proposed a speciation technique of evolving diverse individuals simultaneously, proving the efficiency empirically. Also, we show that useful extra functions can be obtained by analyzing diverse circuits from the speciation technique.

• Journal of KSNVE
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• v.11 no.2
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• pp.200-206
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• 2001

자동차의 심장부라고 할 수 있는 엔진의 설계 개발에 있어서 CAE(computer aided engineering)의 활용이 개발비용 및 기간 단축과 설계 품질의 향상에 효과적이며, CAE가 제품개발의 조기에 수행될 수록 그 효과가 큰 것으로 받아 지고 있다. (1) 한편, 컴퓨터 하드웨어와 소프트웨어의 발전으로, 설계 시에 컴퓨터의 이용이 크게 증가되고 있다. 특히, 솔리드 모델(solid model)을 기본으로 하는 설계와 이를 이용한 동시 공학의 도입은 해석과 그 결과의 설계 반영이 용이한 환경을 주고 있다. 따라서, 완성차 업체에서는 보다 신뢰성 있는 해석을 신속히 수행하기 위한 해석 기술의 개발과 CAE 적용 분야의 확대를 위해 노력하고 있다.(중략)

• Journal of KIISE:Computer Systems and Theory
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• v.35 no.9_10
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• pp.485-496
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• 2008

As the complexity of SoC (System-on-Chip) design increases dramatically. traditional system performance analysis and verification methods based on RTL (Register Transfer Level) are no more valid for increasing time-to-market pressure. Therefore a new design methodology is desperately required for system verification in early design stages. and hardware software (HW-SW) cosimulation at TLM (Transaction Level Modeling) level has been researched widely for solving this problem. However, most of HW-SW cosimulators support few restricted ion levels only, which makes it difficult to integrate HW-SW cosimulators with different ion levels. To overcome this difficulty, this paper proposes a multipurpose framework for HW SW cosimulation to provide systematic SoC design flow starting from software application design. It supports various design techniques flexibly for each design step, and various HW-SW cosimulators. Since a platform design is possible independently of ion levels and description languages, it allows us to generate simulation models with various ion levels. We verified the proposed framework to model a commercial SoC platform based on an ARM9 processor. It was also proved that this framework could be used for the performance optimization of an MJPEG example up to 44% successfully.