• Journal of the Korean Institute of Intelligent Systems
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• v.10 no.5
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• pp.409-416
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• 2000

In the shared-memory mutiprocessor systems, shared processing techniques such as time-sharing, space¬sharing, and gang-scheduling are used to improve the overall system utilization for the parallel operations. Recently, LLPC(Loop-Level Process Control) allocation technique was proposed. It dynamically adjusts the needed number of processors for the execution of the parallel code portions based on the current system load in the given job. This method allocates as many available processors as possible, and does not save any processors for the parallel sections of other later-arriving applications. To solve this problem, in this paper, we propose a new processor allocation technique called FPA(Fuzzy Processor Allocation) that dynamically adjusts the number of processors by fuzzifYing the amounts ofueeded number of processors, loads, and estimated execution times of job. The proposed method provides the maximum possibility of the parallism of each job without system overload. We compare the performances of our approaches with the conventional results. The experiments show that the proposed method provides a better performance.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.2
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• pp.55-67
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• 2005

Separation between computation and communication in system design allows the system designer to explore the communication architecture independently of component selection and mapping. In this paper we present an iterative two-step exploration methodology for bus-based on-chip communication architecture and memory allocation, assuming that memory traces from the processing elements are given from the mapping stage. The proposed method uses a static performance estimation technique to reduce the large design space drastically and quickly, and applies a trace-driven simulation technique to the reduced set of design candidates for accurate Performance estimation. Since local memory traffics as well as shared memory traffics are involved in bus contention, memory allocation is considered as an important axis of the design space in our technique. The viability and efficiency of the proposed methodology arc validated by two real -life examples, 4-channel digital video recorder (DVR) and an equalizer for OFDM DVB-T receiver.

• Journal of KIISE:Computer Systems and Theory
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• v.37 no.2
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• pp.76-89
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• 2010

The performance of Distributed Heterogeneous Computing System depends on the algorithm which schedules input DAG graph. Among various scheduling algorithms, list scheduling algorithm provides superior performance with low complexity. List scheduling consists of task prioritizing phase and processor allocation phase, but most studies only focus on task prioritizing phase. In this paper, we propose LIP policy which has the same complexity with traditional allocation policies but has superior performance. The performance of LIP has been observed by applying them to task prioritizing phase of traditional list scheduling algorithms, HCPT, HEFT, GCA, and PETS. The results show that LIP has better performance than insertion-based policy and non-insertion-based policy, which are traditional processor allocation policies.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10b
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• pp.111-113
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• 1998

공간조인은 지리정보 시스템에서 공간분석을 위한 주요 연산중의 하나이다. 이러한 공간조인은 대상이 되는 공간 객체의 수가 증가함에 따라 연산시간이 지수적으로 증가하는 특징을 가지고 있다. 그래서 대규모 공간 데이터에 다한 공간 연산시간을 줄이기 위한 처리기법이 연구되고 있다. 그렇지만, 공유 디스크 구조에서 다중 프로세서의 디스크 동시 접근으로 인한 병목현상을 완화하고, 프로세서간의 공유 디스크 구조에서 다중 프로세서의 디스크 동시 접근으로 인한 병목현상을 완화하고, 프로세서간의 메시지 전달을 최소화하기 위한 태스크 생성방법, 태스크 할당방법에 관한 구체적인 연구가 없었다. 그래서 우선 병렬 공간 조인의 성능저하 요인을 분석하고, 이에 대한 성능 향상방안을 제시한다. 구체적으로 디스크 접근 시간을 줄이기 위한 객체 캐쉬 방법과 시공간 지역성을 이용한 태스크 생성 및 할당방법을 제시한다. 그리고 제안한 방법들에 대해 실험평가를 통해 최대 7.2배의 성능증가를 획득할 수 있음을 보여준다.

• The KIPS Transactions:PartA
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• v.18A no.6
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• pp.265-270
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• 2011

Even though 32-bit ISA based microprocessors are widely used more and more, 16-bit ISA based processors are still being frequently employed for embedded systems. Intel 8086, 80286, Motorola 68000, and ADChips AE32000 are the representatives of the 16-bit ISA based processors. However, due to less expressiveness of the 16-bit ISA from its narrow bit width, we need to execute more 16-bit instructions for the same implementation compared to 32-bit instructions. Because the number of executed instructions is a very important factor in performance, we have to resolve the problem by improving the expressiveness of the 16-bit ISA. In this paper, we propose a new pair register allocation algorithm to enhance an original graph-coloring based register allocation algorithm. Also, we explain about both the performance result and further research directions.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.656-658
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• 2000

상호연결망으로 메쉬 구조를 채택한 대규모 병렬처리 시스템에 대해서 제안된 기존의 프로세서 할당기법들은 직사각형 모양의 서브메쉬 할당 기법으로 제한되어왔다. 그 결과 기존의 기법들은 심각한 시스템의 단편화를 초래하는 문제를 갖고 있다. 본 논문에서는 외부 프래그멘테이션과 작업 응답 시간을 동시에 줄이기 위해서, 단편화된 메쉬 시스템에도 적용될 수 있도록 직사각형뿐만 아니라 변형된 L자 모양의 서브메쉬를 할당하는 확장된 LSSA(L-Shaped Submesh Allocation) 기법을 제안한다. LSSA 기법에서 수행되는 모든 서브메쉬 모양의 변형들은 응용 프로그래머에서 투명성을 보장한다. 시뮬레이션 결과를 통해서 LSSA 기법이 작업 응답 시간과 시스템의 활용도 면에서 다른 기법들보다 우수함을 보인다.

• The Transactions of the Korea Information Processing Society
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• v.3 no.4
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• pp.781-790
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• 1996

processors must be allocated to incoming tasks in a way that will maximize the processor utilization and minimize the system fragmentation. Thus, an efficient method of allocating processors in a hypercube is a key to system performance. In order to achieve this goal, it is necessary to detect the availability of a subcube of required size and merge the released small cubes to form a larger ones. This paper presents the tree-exchange algorithm which detemines the levels and partners of the binary tree representation of a hypercube, and an efficient allocation strategy using the algorithm. The complexity for search time of the algorithm is $O\ulcorner$n/2$\lrcorner$$\times$2n)and it shows good performance in comparison with other strategies.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.79-81
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• 2001

논리적 정확성과 시간적 제약의 만족을 중요시하는 실시간 시스템은 시간이 경과함에 따라 그 기능이 다른 것들로 변화되는 mode change를 요구할 수도 있으며, 그 시간적 제약의 엄격함에 따라 경성 실시간 시스템과 연성 실시간 시스템으로 나눌 수 있다. 유닉스 계열의 운영체제를 확장한 운영체제인 Linux는 연성 실시간을 지원하도록 개발되었으며 이 Linux에 최소의 변경을 가해 경성 실시간을 지원하기 위한 RTLinux가 개발되었다. RTLinux 버전 2.0은 다중 프로세서 시스템을 지원할 수 있도록 재 설계되었지만, 다중 프로세서 환경에서 주어진 태스크들을 각 프로세서에서 정확하고 효율적으로 실행시키기 위한 구체적인 프로세서할당 및 스케줄링 기능은 제공되지 않고 있다. 이러한 사항들을 만족시키기 위해 본 논문에서는 다중 프로세서 환경에서 mode change되는 태스크들이 각각의 mode 범위 내에서 정확하고 효율적으로 실행될 수 있도록 프로세서를 할당하고 스케줄링하는 RTLinux스케줄러를 제시하고 구현하였다.

• Journal of Internet Computing and Services
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• v.12 no.6
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• pp.1-17
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• 2011

The performance of DHCS depends on the algorithm which schedules input DAG. However, as the task scheduling problem in DHCS is an NP-complete problem, heuristic approach has to be made. Task scheduling algorithm consists of task prioritizing phase and processor allocation phase, and most of studies are considering both phases together. In this paper, we focus on task prioritizing phase and propose a WPD algorithm which is optimized for task duplication based processor allocation method. For an evaluation of the proposed WPD algorithm, we combined WPD algorithm with processor allocation phase of HMPID, HCPFD, HCT algorithms, which are using task duplication based processor allocation method. The results show that WPD algorithm makes a better use of task duplication than conventional task prioritizing methods and provides 9.58% better performance than HCPFD algorithm, 1.31% than HCT algorithm.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.3
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• pp.144-154
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• 2001

다중 결합 질의에 포함된 다수의 결합 연산지를 효율적으로 처리하기 위해 서는 효율적인 병렬 알고리즘이 필요하다. 최근 다중 해쉬 결합 질의의 처리를 위해 할당 트리를 이용한 방법이 가장 우수한 것으로 알려져 있다. 그러나 이 방법은 실제 결합 시에 할당 트리의 각 노드에서 필연적인 지연이 발생되는 데 이는 튜플-시험 단계에서 외부 릴레이션을 디스크로부터 페이지 단위로 읽는 비용과 이미 읽는 페이지에 대한 해쉬 결합 비용간의 차이에 의해 발생하게 된다. 이들 사이의 실행시간을 가급적 일치시키기 위한 '페이지 실행시간 동기화'기법이 제안되었고 이를 통해 할당 트리 한 노드 실행에 있어서의 지연 시간을 줄일 수 있었다. 하지만 지연 시간을 최소화하기 위해 할당되어질 프로세서의 수 즉, 페이지 실행시간 동기화 계수(k)는 실제 결합 시의 결합률에 따라 상당한 차이를 보이게 되고 결국, 이 차이를 고려하지 않은 다중 해쉬 결합은 성능 면에서 크게 저하될 수밖에 없다. 본 논문에서는 결합 이전에 어느 정도의 결합률을 예측할 수 있다는 전제하에 다중 해쉬 결합 실행 시에 발생할 수 있는 지연 시간을 최소화 할 수 있도록 결합률에 따라 최적의 프로세서들을 노드에 할당함으로서 다중 해쉬 결합의 실행 성능을 개선하였다. 그리고 분석적 비용 모형을 세워 기존 방식과의 다양한 성능 분석을 통해 비용 모형의 타당성을 입증하였다.