• 한국정보과학회논문지:소프트웨어및응용
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• 제29권11호
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• pp.826-836
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• 2002

Id 언어와 같은 함수형 언어의 중천루프에 포함된 미세한 수준의 대규모 병렬성을 다중스레드 구조상에서 이용하려면 프로세서뿐만 아니라, 이름공간을 위한 상당히 말은 기억공간 등의 자원이 추가로 요구된다. 이러한 병렬성을 포함하는 중첩루프론 시스템 자원 제한 없이 무분별하게 펼쳐서 실행하려고 한다면, 실행도중 기억공간의 자원의 고갈로 인하여 프로그램의 실행이 중단될 수 있다. 또한, 루프의 펼침에 따른 부담으로 인하여 프로세서의 수에 비해서 루프를 지나치게 많이 펼치는 경우에, 병렬 수행의 효과가 상당히 떨어질 수 있다. 본 논문에서는 함수형 언어의 중첩루프를 다중스레드 구조상에서 효과적으로 펼쳐서 실행할 수 있는 알고리즘을 제안하고 분석한다. 제안된 알고리즘의 특성은 주어진 중첩루프를 펼칠 시점에 프로세서 수와 기억공간의 현재 사용 가능한 시스템 자원 양에 제한하여 안전하면서도 가능한 최적으로 펼친다는데 있다.

• 대한전자공학회논문지SP
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• 제42권2호
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• pp.143-150
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• 2005

본 논문에서는 OFDM 시스템에 적용하기 위한 새로운 Radix-24 FFT 알고리즘을 제안하고 이 알고리즘을 기반으로 하는 효율적인 파이프라인 FFT 프로세서 구조를 제안한다. Radix-24 알고리즘 기반의 파이프라인 FFT 구조는 Radix-긴 알고리즘 구조와 같은 개수의 곱셈기를 가지고 있으나, 전체 프로그래머블 복소 곱셈기의 절반에 해당하는 곱셈기를 본 논문에서 제안한 CSD(Canonic Signed Digit) 상수 복소 곱셈기로 대체하여 곱셈기의 복잡도를 $30\%$이상 줄이는 효과가 있다. 0.35um CMOS 삼성공정의 합성 시뮬레이션을 통해 제안한 CSD 상수 복소 곱셈기는 기존의 프로그래머블 복소 곱셈기에 비교하여 $60\%$이상 면적효율을 갖는 것으로 분석되었다. 이러한 FFT 구조는 면적과 전력 면에서 높은 효율을 필요로 하는 무선 OFDM 응용분야에 핵심 블록인 큰 포인트 크기를 갖는 FFT 프로세서 설계에 효과적으로 적용될 것이다.

• 전자공학회논문지
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• 제54권7호
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• pp.29-35
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• 2017

본 논문에서는 고속 데이터 전송을 위해 orthogonal frequency division multiplexing (OFDM) 시스템에 적용 가능한 고속 fast Fourier transform (FFT) 프로세서를 제안하였다. 제안하는 FFT 프로제서는 높은 처리율을 만족하기 위해 mixed-radix 알고리즘과 8개의 병렬 경로를 가지는 multipath delay commutator (MDC) 파이프라인 구조를 채택하였다. 하드웨어 복잡도를 줄이기 위해서 새로운 스케줄링 기법들을 적용하여 twiddle factor 연산을 위한 read-only memories (ROM)의 크기를 줄이는 구조와 복소 상수 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조는 지연 소자와 연산 사이클의 증가 없이 하드웨어 복잡도를 줄일 수 있다. 또한, IEEE 802.11 ac/ad와 같은 고속 OFDM 시스템을 위해 64/128/256/512-포인트 FFT 연산이 가능하다. 제안하는 FFT 프로세서는 Verilog-HDL로 모델링하여 Samsung 65nm 공정 라이브러리로 합성하여 0.36mm2의 면적과 330MHz의 동작 주파수에서 2.64 GSample/s를 보이고 있다.

• 한국통신학회논문지
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• 제31권6C호
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• pp.637-644
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• 2006

본 논문에서는 MPEG 오디오 부호화 과정 중 서브밴드 필터뱅크를 구현하기 위해 사용되는 DCT(Discrete Cosine Transform) 과정에 대해 구현 시스템의 구조에 따른 DCT 알고리즘의 구현 결과와 성능 차이를 분석한다. 고속 DCT 알고리즘은 코사인 계수의 내적을 통해 구하는 직접 구현 방법보다 연산량이 현저하게 적은 것으로 알려져 있지만, 피연산자의 어드레스가 불규칙적이고 출력 데이터를 재정렬하는 과정이 필요하기 때문에 규칙성이 결여되며, 재정렬만을 위한 추가적인 연산이 필요한 경우도 있다. 따라서 DSP와 같이 반복적인 연산을 고속으로 수행하기 위해 최적화된 구조의 하드웨어에서는 알고리즘의 규칙성이 높은 직접 구현 방법에 비해 고속 알고리즘이 불리한 측면이 있으며, 더욱이 유효 자리수를 제한하는 경우, 직접 구현 방법에 비해 더 많은 프로세싱 단계를 거쳐야 하므로 누적 오차가 커진다. 본 논문에서는 알고리즘의 규칙성과 각 프로세서의 연산 방법간의 관계와 유효 자리수에 따른 누적 오차를 분석하고 프로세서의 구조에 따른 고속 알고리즘의 선택 기준을 제시하였다.

• 정보처리학회논문지A
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• 제14A권1호
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• pp.55-62
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• 2007

모바일 기기와 같이 배터리에 의존적인 시스템에서 사용되는 임베디드 프로세서는 총 소모 전력의 많은 부분을 캐시에서 소모한다. 본 논문에서는 임베디드 프로세서용 고성능 선인출 데이터캐시의 저전력화 방안을 연구하였다. 고성능 선인출 데이터캐시에서 메모리 참조명령의 수행에 앞서 참조예측의 결과로 발생하는 선인출 명령은 캐시 적중률을 높여 메모리 참조 시간을 단축하는 반면 선인출 명령의 수에 비례하여 전력 소모가 증가한다. 본 논문에서는 선인출 데이터캐시에 태그이력표(tag history table)를 구비하여 병렬태그탐색을 최소화함으로써 전력 소모를 줄이는 캐시 구조를 제안하였다. 실험을 통해 확인한 결과 제안한 데이터캐시 구조가 기존 데이터캐시 구조에 비하여 수행 시간과 전력 소모를 모두 줄일 수 있음을 확인하였다.

• 한국전자파학회논문지
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• 제12권7호
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• pp.1147-1156
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• 2001

본 논문에서는 레이다 수신신호의 거리 및 방위 방항 데이터의 위상 연속성을 유지하면서 프로세서간의 데이터 전송량을 최소화하는 레이다 신호처리기 구조를 제안하였다. 이는 레이다 기능 알고리듬의 추가나 운용 시나리오 변경 등에 의한 하드웨어 재구성이나 확장이 용이한 다중 DSP 구조의 프로그램 가능한 레이다 신호처리기 이다. 기능 알고리듬 수행 및 신호처리 결과 데이터 전송 소요시간을 측정하여 병열 분산처리 가능한 타스크 구조로 신호처리기를 설계함으로써, 레이다의 기능 알고리듬 수행시 프로세서간 데이터 교환을 필요없게 하였다. 레이다 신호처리기를 구현하기 위하여 아날로그 디바이스사의 ADSP-21060 프로세서가 탑재된 스리트럼사의 Morocco-2 보드와 병렬처리 소프트웨어 개발 도구인 APEX-3.2를 이용하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (2)
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• pp.538-540
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• 2004

이 논문에서 제안된 인간행동패턴 결정을 위한 상황인식 미들웨어는 Intelligent Home환경에서 인간과 Home환경과의 지능적인 Agent로써의 역할을 담당한다. 우리는 제시된 논문에서 인간행동패턴 결정을 위한 상황인식 미들웨어의 아키텍처를 제안하고 상황인식 미들웨어 내에서 동작하는 인간행동패턴 학습 및 결정 프로세서에 대한 구조와 구현내용에 대한 설명을 한다. 인간행동패턴을 결정하기 위한 기본 컨텍스트들을 환경 컨텍스트와 생체 컨텍스트로 크게 두 그룹으로 분리하였고 각 그룹은 세 개의 컨텍스트를 포함하고 있다. 환경과 생체로 나뉘어진 총 6개의 컨텍스트들을 정의하고 그 구성에 대하여 설명한다. 또한 컨텍스트는 9단계로 정규화 되어 상황인식 미들웨어에서의 다음 단계인 인간행동패턴 학습 및 결정 프로세서로 정규화 된 값을 전달된다. 인간행동패턴 학습 및 결정 프로세서에서는 패턴인식에 대한 세부사항을 설명한다.

• 전자통신동향분석
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• 제12권5호통권47호
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• pp.62-72
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• 1997

상호연결망 인터페이스는 병렬 컴퓨터 시스템에서 노드 또는 프로세서를 상호연결망에 연결하는 다리 역할을 수행하는 정합 장치로서, 상호연결망으로 메시지를 송수신하는 기능을 수행한다. 본 논문에서는 상호연결망 인터페이스의 구조와 동작, 프로세서와의 인터페이스, 여러 종류의 상호 연결망 인터페이스에 대한 사례조사 결과, 상호연결망 인터페이스의 성능 및 설계 고려사항 등을 기술 한다. 상호연결망 인터페이스 설계의 초점은 상호연결망 인터페이스가 시스템의 병목지점이 되지 않도록 하는데 맞추어져야 하며, 이를 위하여 응용 분야를 충분히 고려하고 전송 대역폭을 극대화하고 지연 시간을 최소화하도록 구현되어야 한다. 또한, 오류 제어를 통하여 높은 전송 신뢰도를 제공하고, 효율적인 프로세서 인터페이스 및 프로그래밍 인터페이스를 제공해야 한다.

• 전자통신동향분석
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• 제28권2호
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• pp.1-10
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• 2013

1980년대와 1990년대가 서버와 데스크톱 중심 컴퓨팅의 시대였다고 한다면 2000년대 들어 모바일 분야를 포함하는 임베디드 프로세서 시장이 급격히 확장되며 임베디드 중심 시대로 산업구조가 재편되고 있다. 그리고, 2010년대에는 임베디드 프로세서 시장이 더욱 확대되고 기술도 더불어 발전되고 있는데, 최근 기술을 주도하고 있는 뜨거운 용어 중의 하나가 이기종 멀티코어 컴퓨팅이라 할 수 있다. 시장이 요구하는 고성능 컴퓨팅을 수용하고 임베디드 기기의 특성상 저전력을 실현해야 하는 현실적 문제를 해결하기 위한 이기종 멀티코어 하드웨어가 임베디드 기기에도 적용을 앞다투고 있는 상황이며, 적절한 응용 콘텐츠에 맞춰 이기종 멀티코어 하드웨어를 활용하기 위한 소프트웨어에 대한 관심과 발전도 발 맞춰 진행되고 있다. 이에 본고에서는 임베디드 기기 분야에 한정하여 이기종 멀티코어 하드웨어와 소프트웨어의 기술 동향을 살펴보고자 한다.

• 전자통신동향분석
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• 제29권4호
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• pp.49-58
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• 2014

마이크로프로세서 기술의 발전으로 멀티코어 저전력 x86 및 ARM CPU 기반의 마이크로서버가 출현하였다. 초기 마이크로서버는 기존 서버보다 작은 크기에 단순 집적도를 높인 구조에서 내 외부 스위치와 스토리지, 관리, 내부 연결망까지 기존의 랙 시스템을 대체 할 마이크로서버가 시장에 출시되고 있다. 특히 마이크로서버 시장에 ARM 프로세서의 가세로 x86 프로세서와 치열한 경쟁이 예상되고 있다. 본고를 통하여 마이크로서버의 특징과 시장, 제품 등에 관해서 살펴보도록 한다.