• Journal of KIISE:Computing Practices and Letters
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• v.6 no.5
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• pp.457-467
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• 2000

본 논문에서는 분산 메모리 구조를 갖는 병렬 컴퓨터 상에서 방대한 크기를 갖는 볼륨 데이터의 효과적인 가시화를 위한 병렬 광선 투사법을 제안한다. 데이터의 압축을 기반으로 하는 본 기법은 다른 프로세서의 메모리로부터 데이터를 읽기보다는 자신의 지역 메모리에 존재하는 압축된 데이터를 빠르게 복원함으로써 병렬 렌더링 성능을 향상시키는 것을 목표로 한다. 본 기법은 객체-순서와 영상-순서 탐색 알고리즘 모두의 정점을 이용하여 성능을 향상시켰다. 즉, 블록 단위의 최대-최소 팔진트리의 탐색과 각 픽셀의 불투명도 값을 동적으로 유지하는 실시간 사진트리를 응용함으로써 객체-공간과 영상-공간 각각의 응집성을 이용하였다. 본 논문에서 제안하는 압축 기반 병렬 볼륨 렌더링 방법은 렌더링 수행 중 발생하는 프로세서간의 통신을 최소화하도록 구현되었는데, 이러한 특징은 프로세서 사이의 상당히 높은 데이터 통신 비용을 감수하여야 하는 PC 및 워크스테이션의 클러스터와 같은 더욱 실용적인 분산 환경에서 매우 유용하다. 본 논문에서는 Cray T3E 병렬 컴퓨터 상에서 Visible Man 데이터를 이용하여 실험을 수행하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.18-20
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• 2000

디지털 음성통신을 위한 빠르고 쉬운 내장 프로세서(Embedded processor)가 요구되어짐에 따라 음성신호 압축 복원 알고리즘인 ADPCM과 LD-CELP의 구현에 가장 빈번히 사용되는 연산의 특성을 조사하였다. ARM6 processor core의 기본 구성요소들과 명령어집합을 기반으로 하여 음성부호화 알고리즘의 연산의 특성을 효율적으로 처리하기 위한 명령어와 구조를 추가한 범용 프로세서의 구조를 제안하고 VHDL로 기술하여 동작을 검증하였다. ARM6의 ALU logic에 leading zero count를 위한 회로를 추가하였고 opcode를 변경하였으며, LPC 계수 연산을 위해 제안된 MAC을 도입하여 효율적인 구현이 가능하도록 설계하였다.

• 한국정보통신설비학회:학술대회논문집
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• 2003.08a
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• pp.240-243
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• 2003

본 논문에서는 Agere Systems사의 네트워크 프로세서를 사용한 고성능 IP-DiffServ/IP-MPLS 시스템의 구조를 제안하고 성능을 분석한다. 제안한 시스템은 기가비트 이더넷 뿐만 아니라 ATM과 POS 등 다양한 인터페이스를 제공하며 코어 및 에지 라우터로서 MPLS LER 또는 LSR로의 역할을 수행한다. 성능분석은 OPNET을 사용하여 시스템을 모델링한 후 입력 트래픽에 대해서 DiffServ 클래스별 지연시간과 지연의 주된 원인을 분석한다. 그리고 이를 바탕으로 시스템의 성능을 극대화할수 있는 네트워크 프로세서의 최적 파라메터를 도출한다. 성능분석 결과, 시스템이 각 서비스 클래스에 대해서 원활한 서비스를 제공하기 위해서는 프리미엄 서비스에는 최고의 우선순위를 부여하여 큐에 데이터 블럭들이 찰 때 마다. 즉시 서비스해 주어야 한다는 것을 알 수 있었다. 그리고 트래픽이 특정 출구 라인카드로 몰리는 핫스팟이 발생할 경우 트래픽의 지연이 증가하게되는데 이 지연의 주요 원인은 출구 라인카드에서의 큐잉에 의한 것임을 알 수 있었다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04b
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• pp.13-15
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• 2001

최근 병렬 시스템을 이용하여 공간 조인의 성능 방안에 연구가 진행되고 있다. 그렇지만 프로세서의 수가 증가할수록 병렬 처리에 의한 프로세서의 효율성은 급격히 떨어진다. 이것은 병렬 공간 조인을 수행할 경우 순차 공간 조인 보다 디스크 병목 현상과 메시지 전송 오버헤드가 심하게 발행하기 때문이다. 이 논문에서는 공유 디스크 구조에서 다중 프로세서의 디스크 동시 접근으로 인한 병목 현상을 환화하고, 메시지 전송을 최소화하기 위한 태스크 할당 기법을 제안하였다. 제안한 태스크 할당 기법을 두 가지 공간 조인 방법에 각각 적용하여 디스크 접근 횟수와 메시지 전송 횟수의 감소 효과를 실험으로 평가하였다. MIMD 구조 및 공유디스크 방식의 병렬 시스템에서의 다양한 실험에서 이 논문에서 제안한 준동적 태스크 할당 기법이 정적 할당과 동적 할당 기법에 비해 우수함을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.780-782
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• 1999

병렬 프로세서 시스템이 제고하는 하드웨어적인 장점을 이용하기 위해서는 병렬 프로그래밍을 통한 애플리케이션의 병렬화가 필요하다. 기존의 순차적 코드의 경우에 자동 병렬화 컴파일러 기법을 통하여 병렬 프로세서시스템이 제공하는 성능을 극대화하고 있다. 그러나 자동병렬화는 과학 기술 계산용 코드와 같은 정형성을 지닌 코드에서는 유용하지만 비즈니스 응용에서 사용되는 동적인 자료구조를 사용하는 코드에서는 포인터에 의한 별명과 이에 따른 의존성 분석에 어려움으로 인해 많이 응용되고 있지는 못하다. 본 논문은 병렬 프로세서 시스템이 제공하는 기능을 이용하기 위한 한 방법으로 비즈니스 응용에서 많이 사용되는 동적인 자료 구조 중 linked list 클래스 라이브러리의 설계와 구현에 대하여 기술한다.

• Journal of KIISE:Computing Practices and Letters
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• v.5 no.1
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• pp.109-121
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• 1999

VLIW(Very Long Instruction Word)기술을 이용한 프로세서는 최근에 다른 어떠한 형태의 프로세서보다 좋은 성능을 보일 것으로 기대되고 있다. 컴파일러가 전역적인 분석을 진행하여 명령어 수준의 병렬성을 , VLIW 구조를 위한 많은 컴파일 기술이 연구되어왔다. 컴파일 기술의 연구에 대해 보다 신뢰성 있는 결과를 얻기 위해서는 자신의 새로운 기술이 첨가될 수 있는 기본 토대로서 VLIW 컴파일러 및 실험환경을 구축하는 것이 필요하다. 본 논문에서는 VLIW 프로세서를 위해 GURPR을 기반으로 한 소프트웨어 파이프라이닝등 기존의 병렬성 증진 최적화 기법등을 포함한 병렬화 컴파일러를 개발하였고, 시뮬레이터 환경에서 테스트하였다. 실험 결과, 몇몇 벤치마크는 최대 30% 까지 실행시간이 시간이 단축될 수 있음을 보였다. 본 컴파일러 시스템은 컴파일링 기술에 대한 연구에 있어 기존 모듈을 개선하는 등에 대해 많은 도움을 줄 것이며 향후 새로운 연구결과와 구현이 본 컴파일러 환경에 추가되어 성능 향상 정도를 실험할 수 있을 것으로 기대하고 있다.

• The Magazine of the IEIE
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• v.18 no.7
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• pp.31-40
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• 1991

TICOM은 국내에서 독자적으로 설계, 개발한 수퍼미니급 컴퓨터 시스템이다. TICOM은 다중프로세서 구조에 UNIX를 기반으로 한 다중처리용 운영체제를 갖고 있다. 본 고는 한국전자통신연구소에서 개발한 행정전산망 주전산기 TICOM의 설계ROSUA, 시스템 구조와 특성을 살펴보고 시스템 성능에 대해 서술한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.6
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• pp.1211-1217
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• 2005

Current generation embedded systems are built around only a small number of SOCs, which are again based on general-purpose embedded micro-processors, such as ARM and MIPS. These RISC-based processors are not, however, designed for specific functions such as networking and multimedia processing, whose importances have increased dramatically in recent years. Network devices for small business and home networks, are especially dependent upon such SOCs based on general processors. Except for PHY and MAC layer functions, which are built with hardware, all the network functions are processed by the embedded micro-processor. Enabling technologies such as VDSL and FTTH promise Internet access with a much higher speed, while at the same time explore the limitations of general purpose microprocessors. In this paper we design a network processor, embed it into an SOC for Home gateway, evaluate the performance rigorously, and gauge a possibility for commercialization.

• The Magazine of the IEIE
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• v.29 no.10
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• pp.71-78
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• 2002

• IT SoC Magazine
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• s.5
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• pp.41-44
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• 2005