• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.655-657
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• 2001

일반적으로 위성에 장착된 GPS 수신기는 GPS 위성으로부터 창법 신호를 받아서 위성의 위치, 시간 및 속도 정보를 제공하는 것을 주요 목적으로 하고 있다. 또한 GPS 수신기에서 나오는 1pps 신호를 이용하여 위성체 각 프로세서의 기준시간으로 사용되어진다. 아리랑 위성2호에서는 3개의 프로세서가 탑재되며, 각 프로세서는 원격 측정 명령계. 자세 제어계 그리고 전력계 기능을 담당한다. 3개의 프로세서간의 내부 및 GPS에 동기 시키기 위하여 FEP와 DPLL을 통한 동기화 방식을 사용하며, 위성탑재 소프트웨어에 의한 제어를 필요로 한다. 본 논문에서는 아리랑 위성2호에 동기화 방식과 향상된 1Hz Sync 구조에 대하여 설명한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.664-665
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• 2013

This paper present a method of constructing the multimedia processor architecture. The proposed multimedia processor architecture be able to handle each text, sound, and video in one chip. Also it have interactive function that is a characteristics of multimedia. Specially, the proposed multimedia processor be able to addressing nodes in memory map without software, and it is completely reconfigurable depend on data. Also it as able to process time and space common that have synchronous/asynchronous and it is able to protect continuous and dynamic media bus collision, and local and overall common memory structure. The proposed multimedia processor architecture apply to virtual reality and mixed reality.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10a
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• pp.479-483
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• 2006

수퍼스칼라 프로세서 구조의 성능을 분석할 때, 실행 구동형 모의실험 및 트레이스 구동형 모의실험이 광범위하게 수행되고 있으나, 시간과 공간을 많이 차지하고 또한 성능에 대한 근본 원리를 규명하기 어려운 단점이 있다. 본 논문은 수퍼스칼라 프로세서의 성능에 대하여 통찰력을 갖고, 이것을 기반으로 수퍼스칼라 프로세서의 모델을 마련하기 위하여 수퍼스칼라 프로세서의 윈도우의 크기와 이슈폭에 대한 관계를 규명하였다. 이것을 위하여 SPEC 2000 정수형 벤치마크 프로그램을 입력으로 하는 트레이스 구동 모의 실험을 통하여 윈도우의 크기와 매 싸이클당 이슈되는 명령어의 개수에 대한 관계식을 도출하였으며, 그 정확도는 평균 9.5 %를 기록하였다.

• The Journal of the Acoustical Society of Korea
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• v.4 no.2
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• pp.36-47
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• 1985

본 논문에서는 기존의 ICE 기능을 갖춘 사용이 간편하고, 쉽게 이동이 가능한 저가격 범용 8비 트 마이크로프로세서의 실시간 에뮬레이터를 설계, 제작하고자 한다. ICE의 기능을 구현하기 위해서2개 의 보드 즉 에뮬레이션 보드와 콘트롤 보드를 사용하는 구조로 고안하였다. 에뮬레이션 보드에는 CPU 8085를 사용하고, 콘트롤 보드에는 표적시스템의 CPU와 같은 CPU를 사용하였다. 이러한 구조는 표적 CPU가 바뀔 때 콘트롤 보드만 교환하면 된다는 점에서 실용적이다. 에뮬레이션 보드는 범용 8비트 마 이크로프로세서에 대해서, 콘트롤 보드는 표적 CPU가 Z-80인 시스템에 대해서 제작하였다. 또한, 에뮬 레이터의 기능에 의해, 표적 CPU 자체의 기능이 상실됨을 회복시켰다.

• Proceedings of the KIEE Conference
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• 2005.07d
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• pp.3028-3030
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• 2005

본 논문에서는 다목적 위성 3호용 탑재 컴퓨터 개발을 위한 DM 설계모델을 기술하였다. 기존의 2호기에서 프로세서 모델이 186에서 386으로 변환 것 이외 모든 내부구조가 비슷하였으나 3호기는 위성의 전체적인 성능을 향상시키기 위하여 프로세서와 내부 인터페이스버스 및 모든 구조를 새로운 설계 개념을 도입하여 국내독자 모델을 개발하고자 한다. 그럼으로 본 논문은 초기 설계모델(DM)의 검토를 통하여 향후 비행 모델개발가능성을 파악하는 근거를 제시하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.5B
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• pp.685-691
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• 2001

본 논문은 4단계 파이프 라인과 VLIW (Very Long Instruction Word) 구조를 갖는 FLOVA라는 DSP 프로세서의 테스트용이 설계 기법을 다룬다. Full-scan design, BIST(Built-In-Self-Test), IEEE 1149.1의 기법들이 플립플롭과 floaing point unit, 내장된 메모리, I/O cell 등에 각각 적용되었다. 이러한 기법들은 테스트 용이도의 관점에서 FLOVA의 구조에 적절하게 적용되었다. 본 논문에서는 이와 같이 FLOVA에 적용된 테스트 용이 설계의 특징들을 중심으로 상세하게 기술한다.

• Journal of the Korea Society of Computer and Information
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• v.17 no.6
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• pp.1-11
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• 2012

As the process technology scales down, multi-core processors cause serious problems such as increased interconnection delay, high power consumption and thermal problems. To solve the problems in 2D multi-core processors, researchers have focused on the 3D multi-core processor architecture. Compared to the 2D multi-core processor, the 3D multi-core processor decreases interconnection delay by reducing wire length significantly, since each core on different layers is connected using vertical through-silicon via(TSV). However, the power density in the 3D multi-core processor is increased dramatically compared to that in the 2D multi-core processor, because multiple cores are stacked vertically. Unfortunately, increased power density causes thermal problems, resulting in high cooling cost, negative impact on the reliability. Therefore, temperature should be considered together with performance in designing 3D multi-core processors. In this work, we analyze the temperature of the cache in quad-core processors varying cache organization. Then, we propose the low-temperature cache organization to overcome the thermal problems. Our evaluation shows that peak temperature of the instruction cache is lower than threshold. The peak temperature of the data cache is higher than threshold when the cache is composed of many ways. According to the results, our proposed cache organization not only efficiently reduces the peak temperature but also reduces the performance degradation for 3D quad-core processors.

• The KIPS Transactions:PartA
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• v.9A no.2
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• pp.231-240
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• 2002

This paper proposes balancing scheduling effort more evenly between the compiler and the processor, by introducing independently scheduled VLIW instructions. Aggressively Packed VLIW (APVLIW) processor is aimed specifically at independent scheduling Very Long Instruction Word(VLIW) instructions with dependency information. The APVLIW processor independently schedules earth instruction within long instructions using functional unit and dynamic scheduler pairs. Every dynamic scheduler dynamically checks far data dependencies and resource collisions while scheduling each instruction. This scheduling is especially effective in applications containing loops. We simulate the architecture and show that the APVLIW processor performs significantly better than the VLIW processor for a wide range of cache sizes and across various numerical benchmark applications.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.13 no.4
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• pp.171-177
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• 2013

Due to the demand for high speed 3D graphic rendering, video file format conversion, compression, encryption and decryption technologies, the importance of digital signal processor system is growing rapidly. In order to satisfy the real-time constraints, high performance digital signal processor is required. Therefore, as in general purpose computer systems, digital signal processor should be designed as multicore architecture as well. Using UTDSP benchmarks as input, the trace-driven simulation has been performed and analyzed for the 2 to 16-core digital signal processor architectures with the cores from simple RISC to in-order and out-of-order superscalar processors for the various window sizes, extensively.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.9
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• pp.2189-2196
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• 2014

In this paper, a VLIW(Very Long Instruction Word) vision coprocessor which can efficiently accelerate computer vision algorithm for automotive is designed. The VLIW coprocessor executes four instructions per clock cycle via 8-stage pipelined structure and has 36 integer and floating-point instructions to accelerate computer vision algorithm for pedestrian detection. The processor has about 300-MHz operating frequency and about 210,900 gates under 45nm CMOS technology and its estimated performance is 1.2 GOPS(Giga Operations Per Second). The vision system composed of vision primitive engine and eight VLIW coprocessors can execute pedestrian detection at 25~29 frames per second(FPS). Because the VLIW coprocessor has high detection rate and loosely coupled interface with host processor, it can be efficiently applicable to a wide range of vision applications.