• Journal of KIISE:Computer Systems and Theory
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• v.26 no.9
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• pp.1073-1082
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• 1999

본 논문에서는 시스템 내의 프로세서들을 효과적으로 사용하기 위한 적응적 프로세서 할당 정책을 제안한다. 프로그램의 병렬성을 향상시키기 위하여 일반적으로 병렬 처리에 사용될 프로세서 개수를 증가시킨다. 그러나 증가된 프로세서들은 그레인 크기에 변화를 일으키며 이는 캐쉬 성능에 영향을 미친다. 특히 대역이 제한된 공유 버스를 사용하는 시스템에서는 프로세서 개수의 증가는 공유 버스에 대한 접근 경쟁을 크게 증가하므로 버스에서 대기하는 시간이 프로세서 증가에 의한 계산 능력 이득을 상쇄시키는 주요한 원인이 되고 있다. 본 논문에서 제안한 적응적 프로세서 할당 정책은 프로그램이 수행되는 도중에 임의의 기간동안 공유버스에 대기중인 프로세서 분포에 관한 정보를 얻는다. 그리고 이 정보를 바탕으로 프로세서 개수를 변경하는 방법이다. 모의 시험에서 적응적 프로세서 할당 정책은 프로그램들의 버스 트래픽 특성에 따른 최적의 적합한 프로세서 개수를 발견함을 보인다. 그리고 적응적 프로세서 할당 정책은 고정된 프로세서 개수를 사용한 가장 좋은 성능보다는 다소 떨어진 성능을 나타내었으나 시스템의 프로세서 활용성을 높여 효과적 시스템 사용에 기여함을 보인다. Abstract In this paper, the adaptive processor allocation policy is suggested to make effective use of processors in system. To enhance the parallelism, the number of processors used in the parallel computing may be increased. However, increasing the number of processors affects the grain size of the parallel program. Therefore, it affects the cache performance. In particular, when the shared bus is employed, since increasing the number of processors can result in a significant amount of contention to achieve the shared-bus, the increased computing power is offset by the bus waiting time due to these contentions. The adaptive processor allocation policy acquires the information about the distribution of waiting processors on shared bus for any execution period of programs. And it changes the number of processors working in parallel processing during the program's run. Our simulation results show that the adaptive processor allocation policy finds the optimum feasible number of processors based on the bus traffic characteristic of programs. Thus, it contributes to effective system utilization, even though it performs slightly less efficiently than using a fixed number of processors with the best performance.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.42-44
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• 1998

위성 시스템은 전력 분배, 자세 제어, 열 제어 및 임무 수행에 필요한 탑재체 지원과지상과의 명령 수신 및 측정데이터의 수집을 위해서 프로세서를 내장하고 있다. 임무 수행 및 시스템의 복잡성 여부에 따라서 하나의 프로세서만을 탑재하기도 하지만 여러 개의 프로세서를 탑재하여 기능에 적합하게 분배하여 운용하기도 한다. 아리랑위성은 3개의 프로세서사 탑재되며, 크게 나누어 원격 측정 명령계, 자세 제어계 그리고 전력계에 기능을 담당하게 된다. 하나 이상의 프로세서를 탑재하게 되면 프로세서간의 동기화가 요구되며 프로세서간의 정보 전달을 위해서 통신 채널이 필요하게 된다. 실제로 프로세서간의 동기화는 상호 통신에 있어서 기준 점을 제공하므로 매우 중요한 의미를 가진다. 본 논문에서는 아리랑위성의 동기화는 어떤 방식으로 설계되었으며, 어떻게 운영되는지에 대해 설명한다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.166-168
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• 2003

최근 많은 프로세서 제작업체들이 프로세서의 효율을 높이기 위한 방법으로 독립적인 쓰레드들을 한 프로세서 사이클에 동시에 실행시킬 수 있는 SMT 기술을 구현하고 있으며 그 예의 하나가 하이퍼쓰레딩이다. 물리 프로세서 안에 여러 개의 논리 프로세서를 가질 수 있는 하이퍼쓰레딩 기술은 응용단계에서 논리 프로세서들을 찾아내고 특정 논리 프로세서에 작업을 할당시킬 수 있는 방법이 필요하다. 따라서, 본 논문에서는 리눅스 운영체제에서 하이퍼쓰레딩 기술을 지원하는 마이크로프로세서의 특정 논리 프로세서를 탐지하고 제어하는 방안을 제시하고 이를 구현하였다. 또한 이를 그리드에 적용함으로써 그리드에서 하이퍼쓰래딩 기술을 지원하는 시스템을 올바르게 인식하고 적절하게 관리하여 효율적인 성능을 기대할 수 있게 되었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.827-829
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• 2009

현재 멀티 코어 프로세서는 많은 서버에 적용되어 사용되고 있으며, 향후에는 하나의 프로세서 패키지에 포함될 코어의 개수는 계속해서 증가할 것이다. 그러나 현재 운영체제들은 멀티 코어 시스템을 멀티 프로세서 환경과 거의 동일하게 다루고 있으며 아직 멀티 코어 특성을 고려한 성능 최적화 시도는 미흡한 상태이다. 본 논문은 SMP와 NUMA 구조의 멀티 코어 프로세서 환경에서 통신 프로세스와 네트워크 인터럽트의 프로세서 친화도를 변화시키며 네트워크 처리율과 코어의 유휴 자원 양을 정량적으로 분석한다. 측정 결과 프로세서 친화도에 따라 통신 처리율은 크게 변하지 않지만 프로세서 자원의 요구량에는 크게 영향을 주는 것을 보인다. 또한 이러한 프로세서 자원의 영향은 멀티 코어 프로세서의 캐쉬 공유 구조 및 메모리 분산 구조와 밀접한 관계를 갖고 있음을 밝힌다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.1016-1019
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• 2008

현재 프로세서 형태를 보면, 유니 프로세서에서 멀티 프로세서 형태로 바뀌고 있는 상태이다. 프로세서의 집적율이 높아질수록 발열량이 많아지고 성능 면에 있어서 큰 이점이 없기 때문에 작은 클럭으로도 동작할 수 있고 프로세서를 여러 개를 이용하여 여러 개의 일을 처리할 수 있도록 임베디드 시스템이나 PC환경이 바뀌고 있으며 이러한 환경을 필수적으로 사용되고 있다. 멀티프로세서 환경의 큰 이점은 여러 개의 프로세스를 처리할 수 있는 것이며 대신 프로세서 간의 정보교환이 정확해야 하나 이러한 이점을 최대한 활용할 수 있다. 따라서 본 논문에서는 프로세서 간의 정보교환이나 통신을 위한 방법론에 대해 연구한다.

• The KIPS Transactions:PartC
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• v.16C no.4
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• pp.417-422
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• 2009

Implementation of DPI(Deep Packet Inspection) system on a general purpose multiprocessor platform is an attractive option from the implementation cost point of view, since it does not require high-cost customized hardware. Load balancing has been considered as a primary means to achieve high performance in multi processor systems. We claim, however, that in case of DPI system design simply balancing the load of each processor does not necessarily yield the highest system performance. Instead, we propose a method in which tasks are allocated to processors based on their functions. We implemented the proposed method in dual processor Linux system and compare its performance with the existing load balancing methods. Under the proposed method, one processor is dedicated to deal with interrupt handling and generic packet processing, while another processor is dedicated to DPI processing. According to experimental results, the proposed scheme outperforms the existing schemes by 60%, mainly because of the reduction of cache miss and spin lock occurrences.

• Journal of Advanced Navigation Technology
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• v.14 no.2
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• pp.233-238
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• 2010

In this paper, we applied the forward and backward error recovery techniques to a reduced instruction set computer (risc) processor to develop two fault-tolerant processors, namely, fetch redundant risc (FRR) processor and a redundancy execute risc (RER) processor. To evaluate the fault-tolerance capability of three target processors, we developed the base risc processor, FRR processor, and RER processor in SystemC hardware description language. We performed fault injection experiment using the three SystemC processor models and the SystemC-based simulation fault injection technique. From the experiments, for the 1-bit transient fault, the failure rate of the FRR, RER, and base risc processor were 1%, 2.8%, and 8.9%, respectively. For the 1-bit permanent fault, the failure rate of the FRR, RER, and base risc processor were 4.3%, 6.5%, and 41%, respectively. As a result, for 1-bit fault, we found that the FRR processor is more reliable among three processors.

• Journal of the Korea Society of Computer and Information
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• v.16 no.9
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• pp.1-10
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• 2011

Unfortunately, in current microprocessors, increasing the frequency causes increased power consumption and reduced reliability whereas it improves the performance. To overcome the power and thermal problems in the singlecore processors, multicore processors has been widely used. For 2D multicore processors, interconnection is regarded as one of the major constraints in performance and power efficiency. To reduce the performance degradation and the power consumption in 2D multicore processors, 3D integrated design technique has been studied by many researchers. Compared to 2D multicore processors, 3D multicore processors get the benefits of performance improvement and reduced power consumption by reducing the wire length significantly. However, 3D multicore processors have serious thermal problems due to high power density, resulting in reliability degradation. Detailed thermal analysis for multicore processors can be useful in designing thermal-aware processors. In this paper, we analyze the impact of workload distribution, distance to the heat sink, and number of stacked dies on the processor temperature. We also analyze the effects of the temperature on overall system performance. Especially, this paper presents the guideline for thermal-aware multicore processor design by analyzing the thermal problems in 2D multicore processors and 3D multicore processors.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.12 no.2
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• pp.62-68
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• 1998

In this paper, we proposed the design of the intelligent traffic control system by using multiprocessor architecture. The inter-processor communication of the architecture is implemented by sharing the serial communication channel. In comparing the conventional traffic control system using single processor architecture, the proposed system uses multiple processors controlling the sub systems such as the signal lights, traffic measurement unit, auxiliary signal lights and peripherals. The main processor controls the communication among the processors and the communication protocol link to the central control center at remote site. The proposed architecture reduces the load and simplifies the program of each processor and enables the real time processing of the add-on features of intelligent traffic control systems. The architecture is implemented and the common channel inter-processor communications and the real time operation is experimented .experimented .

• Proceedings of the Korean Information Science Society Conference
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• 2010.06b
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• pp.313-317
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• 2010

최근에는 반도체 공정 기술의 발달로 인하여 프로세서의 성능은 급속도록 발전하였다. 하지만 프로세서에서 소모되는 전력이 급속도록 증가하고, 이에 따라 발생된 높은 온도는 프로세서 신뢰성에 부정적인 영향을 미치고 있다. 그러므로 최근의 프로세서 설계 시 전력, 온도등도 성능과 함께 중요한 고려사항이다. 프로세서의 신뢰성에 치명적인 영향을 미치는 고온현상을 해결하기 위해서 여러 가지 연구가 이루어지고 있다. 대표적으로 방열 판, 냉각 팬 등을 이용한 기계적인 기법과 동적 온도 관리 기법, 연산 이관 기법등을 적용한 구조적인 기법이 활발하게 연구되고 있다. 이러한 기법들의 적용으로 프로세서의 온도를 효과적으로 제어할 수 있게 되었으나 기계적인 냉각 기법은 냉각 효율성이 높지 않다는 단점이 존재하고, 구조적 설계 기법을 통한 냉각기법은 온도를 제어하기 위해 프로세서의 성능을 저하시키는 치명적인 단점이 존재하기 때문에 두 기법 모두 더 많은 연구가 필요하다. 최근의 프로세서 온도 제어 연구의 초점은 부가적인 장치를 통해 프로세서 내에서 발생 된 온도를 제어하는 기계적인 냉각 기법에서 프로세서 내에서 발생하는 온도를 효과적으로 제어하여 프로세서의 신뢰성과 냉각 비용을 절감할 수 있는 구조적 설계 기법으로 이동하고 있다. 본 논문에서는 연구의 초점이 이동하는 원인에 대해 분석하고자 고성능 프로세서에서의 기계적 냉각 기법의 냉각 효율성을 분석하고자 한다. 실험 결과, 온도를 제어하는 데 있어서 매우 높은 비용($1^{\circ}C$ 감소 당 최대 3.58W, 평균 3.36W)이 소모되는 것으로 나타났다. 향후에는 구조적인 설계 기법의 냉각 효율성을 분석하는 실험을 진행하고자 한다.