• 한국산학기술학회논문지
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• 제20권9호
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• pp.382-389
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• 2019

스털링실버 판재를 콜드-다이 포징(cold-die forging)과 어닐링을 반복하는 폴딩공정을 이용하여 반지모양으로 가공하는 신공정을 제안하였다. 도넛모양으로 재단된 판재에 선폭 $0.43{\mu}m$인 격자를 각인하였다. 그 후 경사가 $45^{\circ}$, $60^{\circ}$, $75^{\circ}$인 다이(die)를 이용한 포징과 어닐링을 반복하여 폴딩하였다. 비교를 위해 어닐링을 생략한 시편 또한 준비하였다. 각인된 격자의 길이 변화를 측정하여, 공정과정에 따른 스트레인을 확인하였다. 버니어캘리퍼스, 비커스 경도 측정기(Vickers hardness tester)와 광학현미경, UV-VIS 컬러미터(colormeter)를 이용하여 크기, 경도, 미세구조, 표면색을 확인하였다. 어닐링을 생략하는 경우 크랙이 발생하였으나, 어닐링을 부가하는 경우 성공적으로 변형이 가능했다. 시편의 거시적인 스트레인을 분석한 결과, 최종공정 후 외경의 길이와 두께는 각각 감소하였지만, 내경의 길이와 폭은 각각 증가하였다. 시편의 미시적인 스트레인은 수평 방향에서 최대 +0.128 만큼 증가하였다. 비커스 경도의 경우, 열처리 시에는 감소하지만 폴딩공정 후에는 증가하는 경향을 나타내었다. 미세구조 관찰 결과 어닐링 직후 결정립의 크기가 증가하고 폴딩공정 직후는 감소하였다. Lab지수를 기준으로 색차는 모든 공정에서 10 이하로 확인되었다. 결국 도넛형태의 은 판재를 폴딩공정을 이용하여 성공적인 반지모양의 주얼리 제조가 가능하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
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• pp.711-714
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• 2001

본 논문에서는 파이프라인 구조를 이용하여 고성능 1 차원 이산 웨이블렛 변환 필터를 설계하였다. 각 레벨에서 입력이 다운샘플링(downsampling, decimation)되므로 각 레벨의 하드웨어를 폴딩(folding) 기법을 이용하여 곱셈기와 덧셈기를 공유함으로써 복잡도를 개선하였다. 즉, 제안한 구조에서는 레벨 2 와 레벨 3 에서 폴딩된 구조의 C.S.R(Circular Shift Register)곱셈기와 덧셈기를 사용함으로써 하드웨어 효율(hardware utilization)을 각 레벨에서 100%로 높일 수 있다. 또한, 홀수와 짝수의 샘플을 병렬로 입력함으로써 단일 입력의 시스템과 비교할 때, 동일 시간에 병렬화 만큼의 이득을 얻을 수 있었고, 필터 계수는 미러 필터(mirror filter)의 특성을 이용하여 쳐대한 고역 필터(high pass filter)와 저역 필터(low pass filter)의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 그리고 임계 경로(critical path)를 줄이기 위한 파이프라인 레지스터를 삽입하여 고성능 시스템을 구현하였다.

• 한국실내디자인학회논문집
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• 제26권6호
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• pp.42-52
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• 2017

In this modern world of drastic change, folding architecture was an alternative that offered a novel architectural insight. Today, the folding technique is being used above and beyond architecture, spreading to fashion, lighting, medicine, etc. Especially in the interior space design field, the folding technique is in the limelight as an alternative to create an original space for modern society. However, research and experiments into folding mainly remains at philosophical interpretation or architectural examples, and even these were mostly before the 2000s. Therefore, the present study determined it necessary to look deeply into the post-2000s folding technique focusing on interior space. In this paper, 33 cases of indoor space where folding technique appears are derived, and classified them again by use. The folding technique which was the first step of Sophia Vyzoviti's experiment on her book, "Folding Architecture" was extracted and used as the framework. We summarizes the range of application of folding techniques (interior space in general, floor, wall, ceiling, etc.) and major folding techniques by combining photographs, drawings, and descriptions of the works of the architects. This paper summarizes the characteristics of the space described comprehensively, and draws out the spatial characteristics of the modern interior space where the folding technique appears.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.74-81
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• 2007

본 논문에서는, 1.8V 6-bit 1GSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화 하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법과 폴딩에 적합한 레이아웃 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 1GSPS의 변환속도에서 500MHz의 ERBW를 가지며, 이때의 전력소모는 60mW이였다. 측정결과 INL은 $\pm$0.5 LSB, DNL은 $\pm$0.7 LSB 이내의 정적 특성을 보였으며 Fin=100MHz의 샘플링 300MHz에서 SNR=34.1dB의 동적 특성을 나타내었다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었으며 ADC 코어의 유효 칩 면적은 $0.27mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.19-26
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• 2006

본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 복식문화연구
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• 제30권4호
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• pp.513-528
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• 2022

The purpose of this study is to understand the concept of zero-waste design and to apply Sophia Vyzoviti's folding techniques to develop a zero-waste fashion design method that contributes to sustainable fashion design. In this study, we explore the method and characteristics of zero-waste fashion design based on the concept of folding described in Sophia Vyzoviti's book on folding techniques. Using the autonomy of Sophia Vyzoviti's folding technique, four changeable folding fashion designs were developed and produced, demonstrating zero-waste fashion design. The results were as follows. First, the development of fashion designs using Sophia Vyzoviti's folding techniques enabled the development and production of free and creative zero-waste fashion designs that were three-dimensional, continuous, fluid, and full of potential. Second, the production of zero-waste patterns was further developed into a transformable fashion design that can be used with geometric patterns. These folding techniques produced a fashion design method that could transform one piece of clothing, demonstration the potential for maintenance of creativity using a zero-waste design based on these folding techniques. Third, the double-faced fabric, Neoprene, was chosen as an appropriate material as it emphasizes the depth of folding with application of two colors and its cotton/polyester blend that is suitable for folding.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.41-49
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• 2010

본 논문은 다중 언폴딩 기법을 이용한 고속 SHA-1 해쉬 알고리즘 구현 방법을 제시하였다. 제안된 SHA-1 해쉬 구조는 알고리즘의 반복적인 단계 연산을 언폴딩한 후 연산의 순서를 재 배열하고, 임계경로에 포함된 연산의 일부를 이전 단계에서 선행연산하여 임계경로의 길이를 줄였다. 제안된 SHA-1 해쉬 구조는 최대 118 MHz의 동작주파수에서 5.9 Gbps 처리량을 나타낸다. 이는 기존의 SHA-1 보다 전송량이 26% 증가하였고, 회로 크기가 32% 감소하는 결과를 얻었다. 또한 이 논문에서는 여러 개의 SHA-1 모듈을 시스템 레벨에서 병렬로 연결하여 여러 개의 SHA-1을 다중 처리하여 고속화를 할 수 있는 모델을 제안했다. 이 모델은 하나의 SHA-1을 사용하는 것보다 빠르게 데이터를 처리할 수 있고 입력되는 데이터의 최소한의 지연으로 처리 가능하다. 제안된 모델은 입력되는 데이터가 지연 없이 처리 되도록 하기 위해 필요로 하는 SHA-1의 FPGA 수를 구할 수도 있다. 고속화된 SHA-1은 압축된 메시지에 유용하게 사용될 수 있고 모바일 통신이나 인터넷 서비스 등의 강한 보안에 널리 이용가능하다.