• 대한전자공학회논문지SD
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• 제41권9호
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• pp.115-124
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• 2004

본 논문은 고효율, 저전력을 갖는 PRML 디스크 드라이브 읽기 채널용 6비트, 8탭의 FIR 필터 칩을 제안한다. 제안된 필터는 병렬처리 구조를 채택하고 있으며 4단의 파이프라인으로 구성되어 있다. 곱셈 연산을 위하여 수정 부스 알고리즘을 사용하였으며 덧셈 연산을 위하여 압축회로 로직을 사용하였다. 전력 소모를 줄이기 위하여 CMOS 패스-트랜지스터 로직을 사용하였으며 싱글-레일 로직을 이용하여 칩의 면적을 감소시켰다. 제안된 필터는 실제 칩으로 구현되었으며 3.3V 전원을 공급하여 100MHz에서 120mV의 전력을 소비하고 1.88×1.38 ㎟의 면적을 차지한다. 구현된 필터는 유사 선폭의 공정을 사용한 기존구조에 비해 약 11.7%의 전력이 감소하였다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.40-47
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• 2007

제한적인 자원을 갖는 임베디드 시스템을 위한 영상처리 하드웨어 설계 시 메모리의 효율적인 구성은 필수적으로 고려할 사항이다. 특히 필터를 이용한 얼굴 검출 하드웨어는 필터와 입력영상을 저장하기 위해 많은 양의 메모리가 소요되기 때문에 효율적인 메모리 구성이 필요하다. 따라서 본 논문은 일반적인 필터방식의 알고리즘을 하드웨어 설계에 적절하도록 보완하여 하드웨어로 설계하였다. 설계된 하드웨어는 알고리즘 특성에 맞추어 적은 양의 내부 메모리를 사용하면서 한번 외부 메모리로부터 읽은 데이터를 다시 읽지 않도록 구성하였고, 데이터 양이 많아 외부 메모리에 저장되어 있는 필터를 효율적으로 사용하기 위해 필터의 일부를 내부 메모리로 복사하는 구조로 설계하였다. 또한 빠른 연산을 위해 여러 클럭이 소모되는 데이터 패스를 파이프라인 구조를 적용하여 연속적으로 메모리 데이터를 읽을 수 있는 구조로 설계하였다. 본 하드웨어는 xilinx 및 ARM 기반의 FPGA 환경에서 검증한 결과 1초에 25 프레임 처리가 가능하며 40KB의 내부 메모리를 사용하였고 삼성 0.18um공정을 이용하여 칩으로 제작 중이다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.64-70
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• 2008

고성능 영상 압축 알고리즘으로서 널리 사용되고 있는 H.264 디코더의 디블록킹(Deblocking) 필터는 복호된 영상의 블록화 현상을 제거함으로써 영상의 질을 높이는 역할을 하는데 연산량이 많은 유닛중 하나이다. 본 논문에서는 효율적인 디블록킹 필터 설계를 위해 파이프라인 구조 및 1-D 필터를 사용하고 효율적인 메모리 관리를 통해 하드웨어 면적과 연산 사이클 수를 줄이고 H.264 디코더의 성능을 향상시킬 수 있는 하드웨어 구조를 제안한다. 제안된 구조에서는 픽셀의 재배치를 통해 동일한 1-D 필터를 이용하여 수직방향의 필터연산과 수평방향의 필터연산을 모두 지원한다. 또한 4 개의 메모리 블록 구조를 이용하여 현재 매크로블록의 픽셀과 인접한 다른 매크로블록의 픽셀의 접근 및 저장을 효율적으로 할 뿐만 아니라 필터 연산중에 움직임 보상기의 출력 픽셀을 저장하여 디블록킹 필터와 움직임 보상기 사이의 병목현상을 제거하였다. 이를 통해 디블록킹 필터에 관련된 메모리의 크기를 최소화하고 H.264 디코더의 성능을 향상시키는 이점을 얻을 수 있다. 제안된 디블록킹 필터는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 합성 결과 77 MHz에서 HD 영상 디코딩이 가능함을 확인하였다.

• 정보과학회 논문지
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• 제43권4호
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• pp.399-403
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• 2016

컴퓨터그래픽스에서 지연된 음영처리는 깊이 버퍼링을 이용하여 화면에 나타날 기하 정보만을 저장한 후, 픽셀 음영처리를 화면공간에서 후처리하는 기법이다. 일반적인 그림자 매핑과 달리 후처리 기반 기법은 렌더링 파이프라인 구조의 변화 없이 적용이 가능하므로 다중 광원에 의한 그림자 효과를 다루기에 적합하다. 본 논문에서는 지연된 음영처리 기반의 그림자 생성 방법과 밉맵을 이용하여 이를 부드러운 그림자로 확장하는 방법을 제안한다. 광원으로부터 가시도 맵을 저장한 후, 밉맵 필터링을 통해 가시도 맵을 블러한 후 음영처리 결과에 적용한다. 이러한 기법은 부드러운 그림자 효과를 얻지만, 픽셀 깊이에 관계없는 필터링으로 인해 빛샘 현상이 발생할 수 있다. 이러한 빛샘 현상을 제거하기 위해 본 논문은 또한 화면공간에서의 깊이 차이에 따른 적응형 샘플링 기법을 제안한다.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2021년도 학술발표회
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• pp.202-202
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• 2021

최근 국내·외에서는 산지에서 발생하는 토사재해를 관리하기 위하여 유사이송해석에 필수적인 요소인 소류사량 추정 방안에 대한 연구가 활발히 진행되고 있다. 음향센서가 내장되어 있는 파이프 하이드로폰은 소류사 입자가 충돌 또는 통과하면서 발생하는 음향을 계측하여 소류사량을 간접적으로 계측하는 방법이다. 하이드로폰에 계측된 음향신호는 신호의 정점을 연결한 포락선 신호로 변환되며, 증폭기에 의해 다양한 배율의 신호로 증폭된다. 이렇게 증폭되어진 여러 배율의 신호와 원시신호는 데이터로거에 의해 지속적으로 기록되고, 가공처리하며 검출된 음향 펄스 수와 특정 시간간격의 음압적분치를 이용하여 소류사량을 추정하게 된다. 본 연구에서는 하이드로폰에 계측되는 소류사의 충돌음으로부터 정량적인 소류사량을 추정하기 위한 실험적 연구를 수행하였다. 단일 입경 6종류와 유속 3종류 및 소류사량 5단계로 변화를 주었으며 디노이징 필터를 통해 원시신호의 노이즈를 제거함으로써, 소류사량 추정률의 성능을 높이고자 하였다. 원시신호와 디노이징 음향신호를 비교·분석한 결과 제안된 방법이 기존 원시신호 보다 높은 소류사량 추정률을 보이는 것으로 나타났으며, 단일 입경 연속공급실험을 수행하여 소류사량 추정 가능성을 확인하였다. 향후 혼합 입경 소류사량 추정 실험 및 다양한 입경을 활용한다면 높은 소류사량 추정률을 얻을 것으로 기대된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.755-758
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• 2014

본 논문에서는 고해상도를 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축과 게이트 수 감소를 위한 효율적인 필터링 순서 및 메모리 구조를 가진다. 제안하는 필터링 순서는 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소시켰고, 고해상도 영상의 실시간 처리를 위해 4단 파이프라인 구조와 10개의 메모리 구조로 설계하였다. 제안하는 메모리 구조는 단일 포트 SRAM을 접근하면서 발생하는 해저드 문제를 해결하였다. 또한 필터링 수행시간을 단축하기 위해 두개의 필터를 사용하여 병렬처리 구조로 구현하였으며, 저전력 하드웨어 구조를 위해 클록 게이팅 구조로 설계하였다. 본 논문에서 제안하는 디블록킹 필터 부호화기 하드웨어는 Verilog HDL로 설계 하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 100k개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 4K 해상도인 $4096{\times}2160@30$ 처리가 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.543-545
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• 2017

본 논문에서는 고성능 루프내 필터를 위한 SAO 하드웨어 구조 설계에 대해 기술한다. SAO는 루프내 필터 내부 모듈이며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만, HEVC의 SAO는 픽셀 단위 연산을 수행하기 때문에 높은 연산 시간을 요구한다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 고속연산을 위해 $4{\times}4$ 블록 연산과 2단 파이프라인 구조를 기반으로 한다. SAO 연산을 위한 정보생성 및 offset 연산구조는 병렬구조로 설계하여 연산시간을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 130nm 및 65nm 셀 라이브러리로 합성을 진행하였다. 130nm에서 최대 동작 주파수는 476MHz이고, 전체 게이트 수는 163k이다. 65nm에서 최대 동작 주파수는 312.5MHz이고, 전체 게이트 수는 193.6k이다.

• 한국음향학회지
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• 제23권8호
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• pp.554-561
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• 2004

반도체 기술과 멀티미디어 통신기술이 발달하면서 고품위 영상과 다중 채널의 오디오에 관심을 갖게 되었다. MPEG 오디오 계층 3 디코더는 표준안에 기반을 둔 프로세서로써 기존에 많이 구현되어 있다. MPBG-1오디오 계층3 디코더의 합성필터는 디코더 전체에서 가장 많은 연산을 필요로 하기 때문에 고속 프로세서를 설계하기 위해서는 연산량을 줄일 수 있는 새로운 방식의 합성필터를 필요로 한다. 따라서 본 논문에서는 MPEG-1 오디오 계층 3의 핵심부분인 합성필터 부분을 DALUT (distributed arithmetic look-up table)방식을 이용하여 FPGA (Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT방식을 사용하였고, 파이프라인 구조를 사용하였으며, 데이터를 코사인 함수와 곱셈한 결과를 테이블로 만듦으로써 곱셈기를 제거하여 30%의 성능향상을 얻었다. 본 논문에서의 하드웨어 설계는 모두 VHDL (VHSIC Hardware Description Language)로 기술하였다. VHDL 시뮬레이션은 ALDEC사의 Active-HDL 6.1과 Model-sim 및 합성은 Synplify Pro 7.2v을 사용하였다. 대상 라이브러리는 XILINX사의 XC4010E, XC4020BX, XC4052 XL, P&R 툴은 XACT Ml.4를 사용하여 구현하였다. 구현된 프로세서는 20MHz∼70MHz사이에서 동작한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (2)
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• pp.559-561
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• 2004

최근 비즈니스 프로세스 통합에 관련된 다양한 연구를 통해, 수많은 비즈니스 프로세스 언어 및 표기법들이 개발되고 있다. 표준화되지 않은 다양한 비즈니스 프로세스 언어들은 비즈니스 프로세스를 자동화하려는 기업들뿐만 아니라, 비즈니스에 참여하는 일반 사용자에게도 혼동을 가져온다. 본 논문은 다양하고 표준화되지 않은 비즈니스 프로세스 언어들을 모두 디자인할 수 있기 위한 적응적인 모델을 제안한다. Jena와 JGraph와 같은 기존 모델의 장점들을 조합하고 단점을 보완하여 개발되었다. 본 논문에서 제안한 모델은 파이프-필터 아키텍쳐를 이용해 비즈니스 프로세스의 데이터를 단계적으로 추출한다. 그리고 추출된 데이터는 다양한 환경에 적응하기 위해, 해쉬 또는 링크드 리스트의 자료 구조에 저장되어 관리된다. 마지막으로, 저장된 데이터들은 사용자의 요구에 따라 실행언어로 변환되거나 다시 GUI에 보여 진다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (2)
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• pp.766-768
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• 2004

자연영상에서 획득된 문자를 인식하는 연구는 대부분 디지털 카메라나 캠코더를 이용하여 획득된 고해상도 영상을 입력영상으로 사용하고 있다. 본 논문에서는 휴대폰 카메라로 획득된 저해상도 영상을 입력영상으로 사용하였다. 저해상도의 영상은 적은 수의 픽셀로 정보를 표현하고 있기 때문에 기존에 제시되었던 다양한 이진화 방법으로는 문자와 배경을 깨끗하게 분리해 낼 수 없다. 본 논문은 입력영상의 이진화를 위친 K-Means 알고리즘을 이용하여 칼라 클러스터링을 하였으며, 이진화 성능을 향상시키기 위해 지능형 주파수 필터를 사용하였다. 이진화된 영상을 파이프라인 구조의 인식 시스템에 인식시킴으로써 기존의 제안 방법들에 비하여 인식 성능을 향상시킬 수 있었다.