• 한국해안해양공학회지
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• 제13권4호
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• pp.290-295
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• 2001

해저파이프라인은 부식. 지반 불안정, 앵커 충돌 등으로 인해 파손될 가능성이 있다. 해저파이프라인의 안정성을 위협하는 주된 요소중의 하나는 자유경간이다. 본 논문에서는 자유경간을 형성하고 있는 해저파이프라 인에 대해 축방향 하중을 고려하고 경계조건을 일반화시킨 경우에 대해 동적 자유경간의 허용길이 변화를 해석하였다. 자유경간 양단의 해저지반은 탄성기초로 간주하였으며, 이를 선형 및 회전 스프링으로 치환하여 경계조건을 일반화시켰다. 동적 자유경간의 길이를 산정할 수 있는 무차원화 된 곡선을 얻었다. 이 곡선은 자유경간을 갖는 해저파이프라인의 설계에 유용하게 작용될 수 있음을 보여 주었으며 예제 연구를 통하여 그 적용방법을 소개하였다.

• 한국정보과학회 언어공학연구회:학술대회논문집(한글 및 한국어 정보처리)
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• 한국정보과학회언어공학연구회 1999년도 제11회 한글 및 한국어 정보처리 학술대회
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• pp.121-127
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• 1999

기계번역기의 방법론인 규칙기반, 예제기반, 패턴기반, 통계기반 각각이 기계번역의 모든 면모를 만족시킬 수 없다는 데에는 이의가 없다. 이러한 여러 방법론의 적절한 융합을 위하여, 이 논문에서는 혼합형 파이프라인 다엔진형 기계번역기로서 중한기계번역기 MATES/CK에 대한 설계 철학, 부분 모듈, 구현 등에 관하여 소개하고자 한다. MATES/CK의 원형시스템(prototype system)은 이미 구축되었으며 전체 시스템은 여전히 구현 및 보완 중에 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.1627-1630
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• 2002

본 논문은 역추적 예견 알고리즘을 사용한 비터비 복호기에서의 TB단의 Polling 구조의 단순화 방법을 제시한다. 비터비 복호기의 3대 Unit중 하나인 Trace Back에서 역추적 예견 알고리즘을 사용할 경우 복호화 시점에서의 최소 State Metric 값을 찾아야 하는 번거로움을 줄일 수 있다. 하지만 복호 신호의 신뢰도 분산에 따라 Polling Unit 이 추가되어야 함에 따라 실제 하드웨어 복잡도에서의 이득은 미미한 것으로 알려져 있다. 제시된 구조에서는 Polling Unit을 단순화 할 수 있는 방법을 적용하였다. 기존 하드웨어와의 비교 평가를 위하여 IEEE802.11a의 표준에 따른 부호화율 1/2, 구속장 7을 갖는 비터비 디코더에 대하여 역추적 예견 알고리즘과 파이프라인 구조만을 갖는 경우와 제안된 단순화한 Polling Unit을 적용한 구조와의 비교에서 Trace Back Unit에서 약 45%의 감소 효과를 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.221-224
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• 2009

본 논문에서는 OpenVG Specification에서 제안한 파이프라인을 기능별, 혹은 연산별로 그룹화 하여 하드웨어 구현에 적합한 새로운 파이프라인을 제안하였다. 래스터라이저에서는 스캔라인 알고리즘과 엣지 플래그 알고리즘의 장점들을 포함하는 스캔라인 엣지 플래그 알고리즘을 구현하여 적용하였으며, Non-Zero 룰을 만족하기 위해 엣지의 방향에 따라 Winding 횟수를 기록하기 위한 추가 버퍼를 이용하였다. 또한, 래스터라이저는 안티 앨리어싱을 위해 슈퍼 샘플링 과정을 수행한다. 액티브 엣지 생성 시 클리핑을 동시에 수행하여 이후 과정에서의 불필요한 연산을 줄였고, 액티브 엣지들의 정렬을 수행하지 않는 방법을 사용하여 처리 속도를 향상 시켰다. 본 연구에서 설계된 OpenVG Rasterizer는 크로노스 그룹에서 제공하는 샘플 이미지들을 사용하여 검증하였다.

• 디지털콘텐츠학회 논문지
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• 제19권5호
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• pp.971-979
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• 2018

현재 가상현실 영상콘텐츠는 관련 하드웨어와 소프트웨어의 빠른 성장으로 사용자 수가 빠르게 늘고 있다. 이에 가상현실 애니메이션 또한 영상콘텐츠 분야 중 빠르게 가상현실 기술과 융합하여 새로운 형태로 제작되고 있다. 현재 가상현실 애니메이션 관련 연구는 영화의 기술적인 제작 방법과 연출법 등에 집중되어 왔으며 효율적인 VR 애니메이션 제작을 위한 파이프라인을 정리한 연구는 아직 없었다. 이에 본 연구에서는 가상현실 애니메이션 중에서도 프리렌더 방식의 VR 애니메이션의 효율적인 제작을 위하여 기존 3D 애니메이션의 제작 파이프라인과의 비교를 통하여 프리렌더 VR 애니메이션 파이프라인의 특성을 도출하였다. 이를 통하여 효율적인 프리렌더 VR 애니메이션의 제작을 위해서 VR 애니메이션의 제작 과정에 적합한 프로덕션과 포스트 프로덕션 과정의 유기적인 통합과 Render Pass를 활용한 렌더링 시간의 단축을 제시하여 효과적인 Pipeline을 제시하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.149-159
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• 2003

최근 들어, 정보 보호의 필요성이 높아지면서, 암호화 및 복호화에 관한 관심이 커지고 있다. 특히, 대용량 정보의 실시간 고속 전송에 사용되기 위해서는 매우 빠른 암호화 및 복호화 기법이 요구되었다. 이를 위한 방안중의 하나로서 기존의 암호화 알고리즘을 하드웨어 회로로 구현하는 연구가 진행되어 왔다. 하지만, 기존 연구의 경우, 구현되는 회로 크기를 최소화하기 위해, 암호화 알고리즘들의 주요 특성인 병렬 수행 가능성을 무시한 채, 동일 회로를 여러번 반복 수행시키는 방법으로 설계하였다. 이에 본 논문에서는 1998년 한국정보보호센터에서 개발한 국내 표준 암호화 알고리즘 SEED의 병렬 특성을 충분히 활용하는 새로운 회로 설계 방법을 제안한다. 이 방법에서는 암호 연산부의 획기적인 속도 개선을 위해 암호 블록의 16 라운드 각각을 하나의 단계로 하는 16 단계의 파이프라인 방식으로 회로를 구성한다. 설계된 회로 정보는 VHDL로 작성되었으며, VHDL 기능 시뮬레이션 검증 결과, 정확하게 동작함을 확인하였다. 또한 FPGA용 회로 합성 도구를 이용하여, 회로 구현시 필요한 회로 크기에 대한 검증을 실시한 결과, 하나의 FPGA 칩 안에 구현 가능함을 확인하였다. 이는 단일 FPGA 칩에 내장될 수 있는 고속, 고성능의 암호화 회로 구현이 가능함을 의미한다.

• 한국콘텐츠학회논문지
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• 제9권2호
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• pp.1-9
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• 2009

본 논문은 H.264/AVC 부호화기의 실시간 동영상 부호화를 위한 하드웨어 구현과정 중 파이프라인 구조의 병렬 처리로 인한 데이터 부재문제의 해결방안을 제시하였다. 참조 소프트웨어(JM)의 움직임 추정 연산은 순차적인 처리가 가능하기 때문에 모든 데이터가 유효하지만, 파이프라인 구조로 하드웨어를 구현시 데이터가 병렬적으로 처리되므로 이전데이터가 유효하지 않은 경우가 발생한다. 본 논문에서는 MVp 연산시의 부재되는 데이터 문제를 해결하였다. 제안된 방법은 유효하지 않은 주변블록의 데이터(MV)로 인한 화질저하를 최소화하기 위하여 유효하지 않은 MV를 대신하여, 정수화소 움직임벡터, MVp(Motion Vector Predictor), MVcol(Motion vector of the Co-located block)을 사용하는 방법이다. BDPSNR로 실험 결과 같은 주제로 이전에 연구된 Huang[7]의 실험결과에 비하여 최대 QCIF영상에서 0.555dB, CIF 영상에서 0.834dB의 성능향상을 나타내고 있다.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.72-84
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• 2001

마이크로파이프라인 회로의 모든 연산 소자의 타이밍은 아주 중요하다. 스캔 플립플롭을 이용한 경로 지연고장 테스팅에 관한 기존 연구들은 두 개의 테스트 패턴 중 두 번째 패턴의 조절용이도가 높아야 한다는 점을 간과하였다. 본 논문에서는 작은 면적 오버헤드로 마이크로파이프라인 회로의 경로 지연고장을 테스트 할 수 있는 새로운 스캔 래치 및 테스트 방법을 제안하였다. 새로운 스캔 래치를 사용하여 마이크로파이프라인의 경로지연고장을 테스트한 결과에서 기존연구에 비해 높은 경성 경로 지연고장 검출율을 얻었다. 또한 제안된 스캔 래치는 마이크로파이프라인의 고착고장 검출을 위한 BIST로 응용을 확대하기 쉽다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.85-94
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• 2003

비동기 설계 기법은 시스템 클럭을 사용하지 않고, 동작이 필요한 모듈만 활성화시켜 전력 및 성능면에서 동기식 설계 기법에 비해 높은 성능을 갖는다. 본 논문은 임베디드 컨트롤러인 Intel 80csl과 완전한 명령어 호환성을 갖고, 비동기식 파이프라인 구조로 최적화된 A8051 아키텍쳐를 제안한다. 다양한 어드레싱 모드와 명령어를 제공하는 CISC 명령어 수행 스킴은 동기식 파이프라인 구조에 적합하지 않고 많은 오버헤드를 유발한다. 본 논문에서는 명령어 실행 사이클을 비동기식 파이프라인 수행에 적합하도록 명령어별로 그룹화하고, 동기화 및 다중 실행 사이클로 인한 오버헤드로 발생된 버블을 제거함으로서 최적화하였다. 또한 적합한 분기 처리 기법 및 가변적인 명령어 길이의 처리 방법을 제시함으로서 명령어 수행시 필요한 상태 수를 최소화하고, 명령어 수행의 병렬성을 증가시켰다. 제안된 A8051 아키텍쳐는 Verilog HDL로 설계하여 0.,35㎛ CMOS 공정 표준 셀 라이브러리로 합성하였다. 실험 결과로 A8051은 36㎒ 클럭을 사용하는 인텔 80C51과 다른 비동기 80C51에 비해 약 24배의 성능 향상을 얻었다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.18-24
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• 2007

반도체 공정 기술의 발전으로 인한 개략 배선 지연시간의 증가는 고성능 시스템의 설계를 어렵게 하고 있다. 이 문제를 해결하기 위해 배선에 파이프라인 요소를 삽입하는 방법이 있으나 시스템의 타이밍을 변화시켜 시스템의 기능성을 보장할 수 없다. LIP(Latency Insensitive Protocol)는 임의의 파이프라인 요소의 삽입에 대해 기능성을 보장하지만 처리량이 저하된다. 처리량 저하를 줄이기 위해서는 평면계획 단계에서 처리량을 고려하여 블록을 배치하여야 한다. 이러한 평면계획을 가능하게 하기 위해서 새로운 처리량 계산 방법을 제안하고 평면계획의 비용함수에 적용하였다. 실험 결과, 기존의 휴리스틱 처리량 평가 방법을 적용한 평면계획에 비해 처리량이 평균 16.97% 향상되었다.